Configurable Operational Amplifier Architectures Based on Oxide Resistive RAMs

International audienceThis paper introduces memristor-based operational amplifiers in which semiconductor resistors are suppressed and replaced by memristors. The ability of the memristive elements to hold several resistance states is exploited to design programmable closed-loop operational amplifiers. An inverting operational amplifier, an integrator and a differentiator are studied. Such designs are developed based on a calibrated memristor model, and offer dynamic configurability to realize different gains and corner frequencies at reduced chip area

SITARe: a fast simulation tool for the analysis of disruptive effects on electronics

This paper is devoted to an exhaustive presentation of a fast computation numerical tool, dedicated to the simulation of transient currents induced by stochastic events in microelectronic devices. This is a part of a numerical platform, SITARe, combining a spice simulator with the semi-analytical model presented here. The paper describes the theoretical model, the calibration. An instance of application illustrates the ability of the tool

Actes du 12e Colloque annuel des étudiant-e-s de cycles supérieurs du CRISES

La 12e édition du Colloque annuel des étudiant-e-s de cycles supérieurs du CRISES s’est tenue les 25 et 26 mars 2010 à l’Université Laval. Trente et une (31) communications y ont été présentées sur des thèmes aussi diversifiés que le Vieillissement au travail, les Grappes industrielles, l’Immigration, les Défis de la gouvernance, la Gestion des ressources et les solidarités locales, incluant un atelier spécial sur les Avancées et les limites de l’innovation sociale. Les textes qui nous sont parvenus avant la date limite du 18 mars afin d’être soumis à un processus d’évaluation, ainsi que respectivement le texte et/ou les diapositives PowerPoint des conférenciers d’ouverture et de clôture sont contenus dans ces Actes. Nous tenons ici à remercier chaleureusement nos collègues du comité organisateur : Kamel Béji, Manon Boulianne et Frédéric Hanin et notre assistante : Carole-Anne Gauthier."VIEILLISSEMENT AU TRAVAIL" "APPROCHES DE LA GOUVERNANCE" "GRAPPES INDUSTRIELLES ET DÉVELOPPEMENT LOCAL" "GESTION DES RESSOURCES" "SOLIDARITÉS LOCALES" "IMMIGRATION ET IDENTITÉ" "L'INNOVATION SOCIALE: AVANCÉES ET LIMITES

METHODOLOGIE DE DIAGNOSTIC ET TECHNIQUES DE TEST POUR LES MEMOIRES NON VOLATILES DE TYPE EEPROM

As the memory cell design rule is scaled down and the memory array density is increased, EEPROM non volatile memories are faced with reliability issues. Therefore, it becomes mandatory to have tools available to diagnose quickly and safely defect that affect this kind of device. Knowing that, the objective of this thesis is to propose a specific EEPROM diagnosis methodology. This methodology targets in a first time an isolated EEPROM cell. The technique used is based on a mathematical equation witch allows the evaluation of the impact of any geometrical parameter variation of the floating gate transistor on electrical signatures (threshold voltages). The aim of the development of a defect diagnosis methodology, which targets the memory array, is to establish a correlation between electrical signatures collected after the simulation of a circuit netlist containing faults (these faults are modelled for simulation purposes) and process steps responsible for the apparition of these defaults. This study requires a prerequisite knowledge of the fabrication process in order that provides a list of faults that can occur for a given physical implementation of the circuit. Since the list of faults is generated, based on the layout of the circuit, only the realistically possible faults are reported. The results of the two last studies showed the necessity to collect analogical signatures representative of each memory cell of the array (voltage or threshold values). To do that, extraction threshold values structures are embedded within the memory circuit and a modification of the EEPROM standard test flow is done. It results in a more efficient analysis of the analogical behaviour of each memory cell (analogical bitmap, threshold current distributions) witch improves the defect diagnosis process. The final aim is to identify quickly the root cause of an EEPROM failure mechanism that limit manufacturing yield.Les mémoires non volatiles de type EEPROM sont de plus en plus sujettes à des problèmes de fiabilité dus essentiellement à la réduction des dimensions de la cellule mémoire. Cette réduction est imposée par un accroissement de la densité d’intégration au niveau de la matrice de cellules du plan mémoire. Il devient donc nécessaire de disposer d’outils permettant un diagnostic fiable et rapide des défauts affectant ces dispositifs. Dans ce contexte, l’objectif de cette thèse est de proposer une méthodologie de test, orientée diagnostic, de défauts spécifiques aux mémoires EEPROM. Cette méthodologie cible tout d’abord la cellule mémoire EEPROM isolée. L’approche utilisée se base sur l’obtention d’une équation mathématique qui permet d’évaluer l’impact des variations d'un ou de plusieurs des paramètres géométriques du transistor mémoire sur les signatures électriques de la cellule (tensions de seuil). Dans un deuxième temps, la mise en place d’une méthodologie de diagnostic qui vise la matrice de cellules mémoires EEPROM a pour objectif d’établir une corrélation entre des signatures électriques représentatives de défauts simulés et les signatures électriques obtenues sur silicium après la phase de test. Cette étude passe par une connaissance précise du processus de fabrication dans le but d’extraire une bibliothèque de fautes réalistes, basée sur étude du dessin de masques du circuit. Ces défauts sont modélisés puis pris en compte dans le circuit de simulation qui décrit un composant mémoire EEPROM élémentaire.Les résultats des deux études précédentes ont montré la nécessité de disposer de signatures électriques analogiques (tensions ou courants de seuil) représentatives de chaque cellule du plan mémoire. L’obtention de ces signatures électriques passe par l'intégration, au niveau du circuit mémoire, de structures embarquées qui permettent l’extraction des valeurs de seuil. Cela entraîne une modification du flot de test standard des mémoires EEPROM. Il en résulte une analyse plus efficace du comportement analogique de chaque cellule du plan mémoire (« bitmap analogique » et distributions en courant), permettant d’améliorer le processus de diagnostic de défauts. Ainsi, grâce à l’utilisation de ces dispositifs, il est possible de remonter rapidement à l’origine d’une défaillance responsable d’une baisse de rendement

A configurable operational amplifier based on oxide resistive RAMs

International audienc

METHODOLOGIE DE DIAGNOSTIC ET TECHNIQUES DE TEST POUR LES MEMOIRES NON VOLATILES DE TYPE EEPROM

As the memory cell design rule is scaled down and the memory array density is increased, EEPROM non volatile memories are faced with reliability issues. Therefore, it becomes mandatory to have tools available to diagnose quickly and safely defect that affect this kind of device. Knowing that, the objective of this thesis is to propose a specific EEPROM diagnosis methodology. This methodology targets in a first time an isolated EEPROM cell. The technique used is based on a mathematical equation witch allows the evaluation of the impact of any geometrical parameter variation of the floating gate transistor on electrical signatures (threshold voltages). The aim of the development of a defect diagnosis methodology, which targets the memory array, is to establish a correlation between electrical signatures collected after the simulation of a circuit netlist containing faults (these faults are modelled for simulation purposes) and process steps responsible for the apparition of these defaults. This study requires a prerequisite knowledge of the fabrication process in order that provides a list of faults that can occur for a given physical implementation of the circuit. Since the list of faults is generated, based on the layout of the circuit, only the realistically possible faults are reported. The results of the two last studies showed the necessity to collect analogical signatures representative of each memory cell of the array (voltage or threshold values). To do that, extraction threshold values structures are embedded within the memory circuit and a modification of the EEPROM standard test flow is done. It results in a more efficient analysis of the analogical behaviour of each memory cell (analogical bitmap, threshold current distributions) witch improves the defect diagnosis process. The final aim is to identify quickly the root cause of an EEPROM failure mechanism that limit manufacturing yield.Les mémoires non volatiles de type EEPROM sont de plus en plus sujettes à des problèmes de fiabilité dus essentiellement à la réduction des dimensions de la cellule mémoire. Cette réduction est imposée par un accroissement de la densité d’intégration au niveau de la matrice de cellules du plan mémoire. Il devient donc nécessaire de disposer d’outils permettant un diagnostic fiable et rapide des défauts affectant ces dispositifs. Dans ce contexte, l’objectif de cette thèse est de proposer une méthodologie de test, orientée diagnostic, de défauts spécifiques aux mémoires EEPROM. Cette méthodologie cible tout d’abord la cellule mémoire EEPROM isolée. L’approche utilisée se base sur l’obtention d’une équation mathématique qui permet d’évaluer l’impact des variations d'un ou de plusieurs des paramètres géométriques du transistor mémoire sur les signatures électriques de la cellule (tensions de seuil). Dans un deuxième temps, la mise en place d’une méthodologie de diagnostic qui vise la matrice de cellules mémoires EEPROM a pour objectif d’établir une corrélation entre des signatures électriques représentatives de défauts simulés et les signatures électriques obtenues sur silicium après la phase de test. Cette étude passe par une connaissance précise du processus de fabrication dans le but d’extraire une bibliothèque de fautes réalistes, basée sur étude du dessin de masques du circuit. Ces défauts sont modélisés puis pris en compte dans le circuit de simulation qui décrit un composant mémoire EEPROM élémentaire.Les résultats des deux études précédentes ont montré la nécessité de disposer de signatures électriques analogiques (tensions ou courants de seuil) représentatives de chaque cellule du plan mémoire. L’obtention de ces signatures électriques passe par l'intégration, au niveau du circuit mémoire, de structures embarquées qui permettent l’extraction des valeurs de seuil. Cela entraîne une modification du flot de test standard des mémoires EEPROM. Il en résulte une analyse plus efficace du comportement analogique de chaque cellule du plan mémoire (« bitmap analogique » et distributions en courant), permettant d’améliorer le processus de diagnostic de défauts. Ainsi, grâce à l’utilisation de ces dispositifs, il est possible de remonter rapidement à l’origine d’une défaillance responsable d’une baisse de rendement