Caracterización y medida de consumo de energía en sistemas basados en FPGAs de XILINX

En este trabajo de fin de máster se ha estudiado el consumo de potencia de circuitos digitales para la placa BASYS2 y la eficacia y precisión de la herramienta de estimación de consumo Xpower Analyzer de XILINX. Los resultados de la estimación del consumo de potencia de circuitos digitales es contrastada con medidas físicas realizadas en laboratorio, dicha estimación de consumo de energía como ya dijimos se realiza con la herramienta XPA ISE14.7 de XILINX. El objetivo principal del proyecto es analizar un circuito digital determinado variando la longitud de los vectores de entrada y salida del mismo, estudiando a la par también los parámetros más importantes a la hora de reducir el consumo de energía de estos sistemas digitales basados en FPGAs. Son cuatro los términos matemáticos involucrados en la medida del consumo de potencia en circuitos digitales, pero el más importante a la hora de reducir el consumo es el de la potencia dinámica, que es la potencia relacionada a las conmutaciones en los nodos del circuito, tanto internamente como en las entradas y salidas. Para la medida física del consumo de potencia en la placa BASYS2, existe una variedad de sistemas de adquisición de datos en este proyecto optamos por el más sencillo de todos, el cual no añadía consumo de más que el que solo queríamos medir que es el de la placa en cuestión, este sistema consiste en una resistencia de Shunt en serie con la fuente y la placa BASYS2, lo que medimos es la tensión e indirectamente con el valor de la resistencia calculamos la intensidad, teniendo estos datos calculamos fácilmente el consumo de potencia. Para el estudio contamos también con un generador de números aleatorios LFSR, el cual también se detalla en los anexos de este libro específicamente el Apéndice A, se ha utilizado solo un bloque generador de números aleatorios para cada experimento con el circuito, a este código Generador de números aleatorios integramos un multiplicador genérico cuyo código esta también detallado en el Apéndice B, a la hora de variar las entradas y salidas y obtener así una medida de la lógica en el sistema. En la placa BASYS2 realizamos varias pruebas, con el circuito multiplicador genérico, variamos las entradas salidas del mismo de la siguiente forma, para una entrada de 2 bits, la salida correspondiente es de 4 bits, para una entrada de 3 bits la salida correspondiente seria de 6 bits, y asi sucesivamente hasta probar entradas de N bits con salida de 2*Nbits. Como comentamos al principio hemos utilizado las herramientas del ISE14.7 como ISIM para realizar las simulaciones, y la herramienta XPower Analyzer para estimar la energía consumida por los nodos de cada prueba. Se han realizado en total 44 diferentes pruebas sobre la BASYS2, y un total de 44 simulaciones, y estimaciones de potencia con el XPower Analyzer de XILINX, utilizamos los circuitos internos de gestión de reloj llamados DCM del inglés Digital Clock managers, cabe mencionar que si generamos una frecuencia menor a 50MHz(frecuencia de trabajo por defecto de la BASYS2) con el DCM la potencia no será menor por ser la frecuencia menor precisamente si no que aumentara el consumo debido a la utilización de estos bloques DCM, utilizamos también estos bloques para realizar las pruebas a reloj parado que se detallan en el capítulo de metodología de este libro. La conclusión a la que llegamos y que se puede ver a través de las pruebas realizadas es que al aumentar la longitud de los vectores de entrada/salida del circuito aumenta la potencia consumida, ya que se utilizan más recursos de la placa, lo que es muy intuitivo, y nos lleva a concluir que el efecto de añadir más lógica a un sistema aumenta el consumo de potencia. Lo anterior implica que a la hora de reducir el consumo de potencia de un sistema, es necesario reducir al máximo la lógica del mismo, que es una técnica de bajo consumo para circuitos digitales tenida en cuenta por los programadores

Interconnect modeling and optimization in deep sub-micron technologies

Thesis (Ph. D.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2002.Includes bibliographical references.Interconnect will be a major bottleneck for deep sub-micron technologies in the years to come. This dissertation addresses the communication aspect from a power consumption and transmission speed perspective. A model for the energy consumption associated with data transmission through deep sub-micron technology buses is derived. The capacitive and inductive coupling between the bus lines as well as the distributed nature of the wires is taken into account. The model is used to estimate the power consumption of the bus as a function of the Transition Activity Matrix, a quantity generalizing the transition activity factors of the individual lines. An information theoretic framework has been developed to study the relation between speed (number of operations per time unit) and energy consumption per operation in the case of synchronous digital systems. The theory provides us with the fundamental minimum energy per input information bit that is required to process or communicate information at a certain rate. The minimum energy is a function of the information rate, and it is, in theory, asymptotically achievable using coding. This energy-information theory combined with the bus energy model result in the derivation of the fundamental performance limits of coding for low power in deep sub-micron buses. Although linear, block linear and differential coding schemes are favorable candidates for error correction, it is shown that they only increase power consumption in buses. Their resulting power consumption is related to structural properties of their generator matrices. In some cases the power is calculated exactly and in other cases bounds are derived.(cont.) Both provide intuition about how to re-structure a given linear (block linear, etc.) code so that the energy is minimized within the set of all equivalent codes. A large class of nonlinear coding schemes is examined that leads to significant power reduction. This class contains all encoding schemes that have the form of connected Finite State Machines. The deep sub-micron bus energy model is used to evaluate their power reduction properties. Mathematical analysis of this class of coding schemes has led to the derivation of two coding optimization algorithms. Both algorithms derive efficient coding schemes taking into account statistical properties of the data and the particular structure of the bus. This coding design approach is generally applicable to any discrete channel with transition costs. For power reduction, a charge recycling technique appropriate for deep sub-micron buses is developed. A detailed mathematical analysis provides the theoretical limits of power reduction. It is shown that for large buses power can be reduced by a factor of two. An efficient modular circuit implementation is presented that demonstrates the practicality of the technique and its significant net power reduction. Coding for speed on the bus is introduced. This novel idea is based on the fact that coupling between the lines in a deep sub-micron bus implies that different transitions require different amounts of time to complete. By allowing only "fast" transitions to take place, we can increase the clock frequency of the bus. The combinatorial capacity of such a constrained bus ...by Paul Peter P. Sotiriadis.Ph.D

Aportes a la reducción de consumo en FPGAs

Tesis doctoral inédita leída en la Universidad Autónoma de Madrid. Escuela Politécnica Superior, Departamento de Ingeniería Informática. Fecha de lectura: 15-04-200