226 research outputs found
Building Fault Tollrence within Clouds at Network Level
Cloud computing technologies and infrastructure facilities are coming up in a big way making it cost effective for the users to implement their IT based solutions to run business in most cost-effective and economical way. Many intricate issues however, have cropped-up which must be addressed to be able to use clouds the purpose for which they are designed and implemented. Among all, fault tolerance and securing the data stored on the clouds takes most of the importance. Continuous availability of the services is dependent on many factors. Faults bound to happen within a network, software, and platform or within the infrastructure which are all used for establishing the cloud. The network that connects various servers, devices, peripherals etc., have to be fault tolerant to start-with so that intended and un-interrupted services to the user can be made available. A novel network design method that leads to achieve high availability of the network and thereby the cloud itself has been presented in this pape
Custom Integrated Circuits
Contains reports on twelve research projects.Analog Devices, Inc.International Business Machines, Inc.Joint Services Electronics Program (Contract DAAL03-86-K-0002)Joint Services Electronics Program (Contract DAAL03-89-C-0001)U.S. Air Force - Office of Scientific Research (Grant AFOSR 86-0164)Rockwell International CorporationOKI Semiconductor, Inc.U.S. Navy - Office of Naval Research (Contract N00014-81-K-0742)Charles Stark Draper LaboratoryNational Science Foundation (Grant MIP 84-07285)National Science Foundation (Grant MIP 87-14969)Battelle LaboratoriesNational Science Foundation (Grant MIP 88-14612)DuPont CorporationDefense Advanced Research Projects Agency/U.S. Navy - Office of Naval Research (Contract N00014-87-K-0825)American Telephone and TelegraphDigital Equipment CorporationNational Science Foundation (Grant MIP-88-58764
Quantum-dot Cellular Automata: Review Paper
Quantum-dot Cellular Automata (QCA) is one of the most important discoveries that will be the successful alternative for CMOS technology in the near future. An important feature of this technique, which has attracted the attention of many researchers, is that it is characterized by its low energy consumption, high speed and small size compared with CMOS. Inverter and majority gate are the basic building blocks for QCA circuits where it can design the most logical circuit using these gates with help of QCA wire. Due to the lack of availability of review papers, this paper will be a destination for many people who are interested in the QCA field and to know how it works and why it had taken lots of attention recentl
Approximate hardening techniques for digital signal processing circuits against radiation-induced faults
RESUMEN NO TĆCNICO.
Se llama radiaciĆ³n al proceso por el cual una partĆcula o una onda es capaz de
transmitir energĆa a travĆ©s del espacio o un medio material. Si la energĆa transmitida
es suficientemente alta, la radiaciĆ³n puede provocar que algunos electrones se desplacen
de su posiciĆ³n, en un proceso llamado ionizaciĆ³n.
La radiaciĆ³n ionizante puede provocar problemas a los seres vivos, pero tambiĆ©n a
los diversos materiales que componen los sistemas elĆ©ctricos y electrĆ³nicos utilizados en
entornos sujetos a radiaciĆ³n. Existen en La Tierra varios procesos que emiten radiaciĆ³n
ionizante, como la obtenciĆ³n de energĆa en centrales nucleares o ciertos procedimientos
mĆ©dicos. Sin embargo, las fuentes de radiaciĆ³n mĆ”s importantes se sitĆŗan mĆ”s allĆ” de
nuestra atmĆ³sfera y afectan fundamentalmente a sistemas aeroespaciales y vuelos de gran
altitud.
Debido a la radiaciĆ³n, los sistemas electrĆ³nicos que se exponen a cualquiera de estas
fuentes sufren degradaciĆ³n en sus propiedades a lo largo del tiempo y pueden sufrir fallos
catastrĆ³ficos que acorten su vida Ćŗtil. El envejecimiento de los componentes se produce
por acumulaciĆ³n de carga elĆ©ctrica en el material, lo que se conoce como Dosis Ionizante
Total (TID por sus siglas en inglƩs), o por distorsiones en el silicio sobre el que se fabrican
los circuitos, lo que se conoce como DaƱo por Desplazamiento (DD). Una Ćŗnica partĆcula
ionizante puede, sin embargo, provocar tambiƩn diversos tipos de fallos transitorios o
permanentes en los componentes de un circuito, generalmente por un cambio de estado
en un elemento de memoria o fallos destructivos en un transistor. Los diferentes tipos de
fallos producidos en circuitos por la acciĆ³n de una Ćŗnica partĆcula ionizante se engloban
en la categorĆa de Efectos de Evento Ćnico (SEE por sus siglas en inglĆ©s).
Para proteger los sistemas electrĆ³nicos frente a los efectos de la radiaciĆ³n se suele
recurrir a un conjunto de tĆ©cnicas que llamamos endurecimiento frente a radiaciĆ³n.
Los procedimientos tradicionales de endurecimiento han consistido en la fabricaciĆ³n de
componentes electrĆ³nicos mediante procesos especiales que les confieran una resistencia
inherente frente a la TID, el DD y los SEE. A este conjunto de tƩcnicas de endurecimiento
se lo conoce como Endurecimiento frente a la RadiaciĆ³n Por Proceso (RHBP por sus
siglas en inglƩs). Estos procedimientos suelen aumentar el coste de los componentes y
empeorar su rendimiento con respecto a los componentes que usamos en nuestros sistemas
electrĆ³nicos cotidianos.
En oposiciĆ³n a las tĆ©cnicas RHBP encontramos las tĆ©cnicas de Endurecimiento
frente a la RadiaciĆ³n Por DiseƱo (RHBD por sus siglas en inglĆ©s). Estas tĆ©cnicas
permiten detectar y tratar de corregir fallos producidos por la radiaciĆ³n introduciendo
modificaciones en los circuitos. Estas modificaciones suelen aumentar la complejidad de
los circuitos que se quiere endurecer, haciendo que consuman mĆ”s energĆa, ocupen mĆ”s
espacio o funcionen a menor frecuencia, pero estas desventajas se pueden compensar con la disminuciĆ³n de los costes de fabricaciĆ³n y la mejora en las prestaciones que aportan
los sistemas modernos.
En un intento por reducir el coste de las misiones espaciales y mejorar sus
capacidades, en los Ćŗltimos aƱos se trata de introducir un mayor nĆŗmero de Componentes
Comerciales (COTS por sus siglas en inglƩs), endurecidos mediante tƩcnicas RHBD.
Las tĆ©cnicas RHBD habituales se basan en la adiciĆ³n de elementos redundantes
idĆ©nticos al original, cuyos resultados se pueden comparar entre sĆ para obtener
informaciĆ³n acerca de la existencia de un error (si sĆ³lo se usa un circuito redundante,
DuplicaciĆ³n Con ComparaciĆ³n [DWC]) o llegar incluso a corregir un error detectado de
manera automƔtica, si se emplean dos o mƔs rƩplicas redundantes, siendo el caso mƔs
habitual la Redundancia Modular Triple (TMR) en todas sus variantes.
El trabajo desarrollado en esta Tesis gira en torno a las tƩcnicas de endurecimiento
RHBD de sistemas electrĆ³nicos comerciales. En concreto, se trata de proponer y
caracterizar nuevas tƩcnicas de endurecimiento que permitan reducir el alto consumo
de recursos de las utilizadas habitualmente. Para ello, se han desarrollado tƩcnicas de
endurecimiento que aprovechan cƔlculos aproximados para detectar y corregir fallos en
circuitos electrĆ³nicos digitales para procesamiento de seƱal implementados en FPGA
comerciales, dispositivos que permiten implementar circuitos electrĆ³nicos digitales a
medida y reconfigurarlos tantas veces como se quiera.
A lo largo de esta Tesis se han desarrollado diferentes circuitos de prueba endurecidos
mediante TMR y se ha comparado su rendimiento con los de otras tƩcnicas de
Redundancia Aproximada, en concreto la Redundancia de PrecisiĆ³n Reducida (RPR),
la Redundancia de ResoluciĆ³n Reducida (RRR) y la Redundancia Optimizada para
Algoritmos Compuestos (ORCA):
ā¢ La Redundancia de PrecisiĆ³n Reducida se basa en la utilizaciĆ³n de dos rĆ©plicas
redundantes que calculan resultados con un menor nĆŗmero de bits que el circuito
original. De este modo se pueden disminuir los recursos necesitados por el circuito,
aunque las correcciones en caso de fallo son menos precisas que en el TMR. En este
trabajo exploramos tambiƩn la RPR Escalada como un mƩtodo de obtener un balance
Ć³ptimo entre la precisiĆ³n y el consumo de recursos.
ā¢ La Redundancia de ResoluciĆ³n Reducida es una tĆ©cnica propuesta originalmente en
esta tesis. EstĆ” pensada para algoritmos que trabajan con informaciĆ³n en forma de
paquetes cuyos datos individuales guardan alguna relaciĆ³n entre sĆ. Las rĆ©plicas
redundantes calculan los resultados con una fracciĆ³n de los datos de entrada originales,
lo que reduce su tamaƱo y permite correcciones aproximadas en caso de fallo.
ā¢ La Redundancia Optimizada para Algoritmos Compuestos es tambiĆ©n una aportaciĆ³n
original de esta tesis. EstĆ” indicada para algoritmos cuyo resultado final puede
expresarse como la composiciĆ³n de resultados intermedios calculados en etapas
anteriores. Las rĆ©plicas redundantes se forman como bloques que calculan resultados intermedios y el resultado de su composiciĆ³n se puede comparar con el resultado
original. Este mĆ©todo permite reducir recursos y proporciona resultados de correcciĆ³n
exactos en la mayor parte de los casos, lo que supone una mejora importante con
respecto a las correcciones de los mƩtodos anteriores.
La eficacia de las tƩcnicas de endurecimiento desarrolladas se ha probado mediante
experimentos de inyecciĆ³n de fallos y mediante ensayos en instalaciones de aceleradores
de partĆculas preparadas para la irradiaciĆ³n de dispositivos electrĆ³nicos. En concreto, se
han realizado ensayos de radiaciĆ³n con protones en el Centro Nacional de Aceleradores
(CNA EspaƱa), el Paul Scherrer Institut (PSI, Suiza) y ensayos de radiaciĆ³n con neutrones
en el laboratorio ISIS Neutron and Muon Source (ChipIR, Reino Unido).RESUMEN TĆCNICO.
Se llama radiaciĆ³n al proceso por el cual una partĆcula o una onda es capaz de
transmitir energĆa a travĆ©s del espacio o un medio material. Si la energĆa transmitida
es suficientemente alta, la radiaciĆ³n puede provocar que algunos electrones se desplacen
de su posiciĆ³n, en un proceso llamado ionizaciĆ³n.
La radiaciĆ³n ionizante puede provocar problemas a los seres vivos, pero tambiĆ©n a
los diversos materiales que componen los sistemas elĆ©ctricos y electrĆ³nicos utilizados en
entornos sujetos a radiaciĆ³n. Existen en La Tierra varios procesos que emiten radiaciĆ³n
ionizante, como la obtenciĆ³n de energĆa en centrales nucleares o ciertos procedimientos
mĆ©dicos. Sin embargo, las fuentes de radiaciĆ³n mĆ”s importantes se sitĆŗan mĆ”s allĆ” de
nuestra atmĆ³sfera y afectan fundamentalmente a sistemas aeroespaciales y vuelos de gran
altitud.
Debido a la radiaciĆ³n, los sistemas electrĆ³nicos que se exponen a cualquiera de estas
fuentes sufren degradaciĆ³n en sus propiedades a lo largo del tiempo y pueden sufrir fallos
catastrĆ³ficos que acorten su vida Ćŗtil. El envejecimiento de los componentes se produce
por acumulaciĆ³n de carga elĆ©ctrica en el material, lo que se conoce como Dosis Ionizante
Total (TID, Total Ionizing Dose), o por distorsiones acumuladas en la matriz cristalina del
silicio en el que se fabrican los circuitos, lo que se conoce como DaƱo por Desplazamiento
(DD, Displacement Damage). Una Ćŗnica partĆcula ionizante puede, sin embargo, provocar
tambiƩn diversos tipos de fallos transitorios o permanentes en los componentes de un
circuito, generalmente por un cambio de estado en un elemento de memoria o la activaciĆ³n
de circuitos parasitarios en un transistor. Los diferentes tipos de fallos producidos en
circuitos por la acciĆ³n de una Ćŗnica partĆcula ionizante se engloban en la categorĆa de
Efectos de Evento Ćnico (SEE, Single Event Effects).
Para proteger los sistemas electrĆ³nicos frente a los efectos de la radiaciĆ³n se suele
recurrir a un conjunto de tĆ©cnicas que llamamos endurecimiento frente a radiaciĆ³n.
Los procedimientos tradicionales de endurecimiento han consistido en la fabricaciĆ³n de
componentes electrĆ³nicos mediante procesos especiales que les confieran una resistencia
inherente frente a la TID, el DD y los SEE. A este conjunto de tƩcnicas de endurecimiento
se lo conoce como Endurecimiento frente a la RadiaciĆ³n Por Proceso (RHBP, por sus
siglas en inglƩs). Estos procedimientos suelen aumentar el coste de los componentes y
empeorar su rendimiento con respecto a los componentes que usamos en nuestros sistemas
electrĆ³nicos cotidianos.
En oposiciĆ³n a las tĆ©cnicas RHBP encontramos las tĆ©cnicas de Endurecimiento
frente a la RadiaciĆ³n Por DiseƱo (RHBD, por sus siglas en inglĆ©s). Estas tĆ©cnicas
permiten detectar y tratar de corregir fallos producidos por la radiaciĆ³n introduciendo
modificaciones en los circuitos. Estas modificaciones suelen aumentar la complejidad de
los circuitos que se quiere endurecer, haciendo que consuman mĆ”s energĆa, ocupen mĆ”s espacio o funcionen a menor frecuencia, pero estas desventajas se pueden compensar con
la disminuciĆ³n de los costes de fabricaciĆ³n y la mejora en las prestaciones que aportan
los sistemas modernos.
En un intento por reducir el coste de las misiones espaciales y mejorar sus
capacidades, en los Ćŗltimos aƱos se trata de introducir un mayor nĆŗmero de Componentes
Comerciales (COTS, por sus siglas en inglƩs), endurecidos mediante tƩcnicas RHBD.
Las tĆ©cnicas RHBD habituales se basan en la adiciĆ³n de elementos redundantes
idĆ©nticos al original, cuyos resultados se pueden comparar entre sĆ para obtener
informaciĆ³n acerca de la existencia de un error (si sĆ³lo se usa un circuito redundante,
DuplicaciĆ³n Con ComparaciĆ³n [DWC, Duplication With Comparison]) o llegar incluso
a corregir un error detectado de manera automƔtica, si se emplean dos o mƔs rƩplicas
redundantes, siendo el caso mƔs habitual la Redundancia Modular Triple (TMR, Triple
Modular Redundancy) en todas sus variantes.
El trabajo desarrollado en esta Tesis gira en torno a las tƩcnicas de endurecimiento
RHBD de sistemas electrĆ³nicos comerciales. En concreto, se trata de proponer y
caracterizar nuevas tƩcnicas de endurecimiento que permitan reducir el alto consumo de
recursos de las tƩcnicas utilizadas habitualmente. Para ello, se han desarrollado tƩcnicas
de endurecimiento que aprovechan cƔlculos aproximados para detectar y corregir fallos
en circuitos electrĆ³nicos digitales para procesamiento de seƱal implementados en FPGA
(Field Programmable Gate Array) comerciales.
Las FPGA son dispositivos que permiten implementar circuitos electrĆ³nicos digitales
diseƱados a medida y reconfigurarlos tantas veces como se quiera. Su capacidad de
reconfiguraciĆ³n y sus altas prestaciones las convierten en dispositivos muy interesantes
para aplicaciones espaciales, donde realizar cambios en los diseƱos no suele ser posible
una vez comenzada la misiĆ³n. La reconfigurabilidad de las FPGA permite corregir en
remoto posibles problemas en el diseƱo, pero tambiƩn aƱadir o modificar funcionalidades
a los circuitos implementados en el sistema.
La eficacia de las tƩcnicas de endurecimiento desarrolladas e implementadas en
FPGAs se ha probado mediante experimentos de inyecciĆ³n de fallos y mediante
ensayos en instalaciones de aceleradores de partĆculas preparadas para la irradiaciĆ³n de
dispositivos electrĆ³nicos.
Los ensayos de radiaciĆ³n son el estĆ”ndar industrial para probar el comportamiento de
todos los sistemas electrĆ³nicos que se envĆan a una misiĆ³n espacial. Con estos ensayos
se trata de emular de manera acelerada las condiciones de radiaciĆ³n a las que se verĆ”n
sometidos los sistemas una vez hayan sido lanzados y determinar su resistencia a TID, DD
y/o SEEs. Dependiendo del efecto que se quiera observar, las partĆculas elegidas para la
radiaciĆ³n varĆan, pudiendo elegirse entre electrones, neutrones, protones, iones pesados,
fotones... Particularmente, los ensayos de radiaciĆ³n realizados en este trabajo, tratĆ”ndose
de un estudio de tĆ©cnicas de endurecimiento para sistemas electrĆ³nicos digitales, estĆ”n
destinados a establecer la sensibilidad de los circuitos estudiados frente a un tipo de SEE conocido como Single Event Upset (SEU), en el que la radiaciĆ³n modifica el valor lĆ³gico
de un elemento de memoria. Para ello, hemos recurrido a experimentos de radiaciĆ³n con
protones en el Centro Nacional de Aceleradores (CNA, EspaƱa), el Paul Scherrer Institut
(PSI, Suiza) y experimentos de radiaciĆ³n con neutrones en el laboratorio ISIS Neutron
and Muon Source (ChipIR, Reino Unido).
La sensibilidad de un circuito suele medirse en tĆ©rminos de su secciĆ³n eficaz (cross
section) con respecto a una partĆcula determinada, calculada como el cociente entre el
nĆŗmero de fallos encontrados y el nĆŗmero de partĆculas ionizantes por unidad de Ć”rea
utilizadas en la campaƱa de radiaciĆ³n. Esta mĆ©trica sirve para estimar el nĆŗmero de
fallos que provocarĆ” la radiaciĆ³n a lo largo de la vida Ćŗtil del sistema, pero tambiĆ©n
para establecer comparaciones que permitan conocer la eficacia de los sistemas de
endurecimiento implementados y ayudar a mejorarlos.
El mĆ©todo de inyecciĆ³n de fallos utilizado en esta Tesis como complemento a la
radiaciĆ³n se basa en modificar el valor lĆ³gico de los datos almacenados en la memoria de
configuraciĆ³n de la FPGA. En esta memoria se guarda la descripciĆ³n del funcionamiento
del circuito implementado en la FPGA, por lo que modificar sus valores equivale a
modificar el circuito. En FPGAs que utilizan la tecnologĆa SRAM en sus memorias de
configuraciĆ³n, como las utilizadas en esta Tesis, este es el componente mĆ”s sensible a la
radiaciĆ³n, por lo que es posible comparar los resultados de la inyecciĆ³n de fallos y de las
campaƱas de radiaciĆ³n. AnĆ”logamente a la secciĆ³n eficaz, en experimentos de inyecciĆ³n
de fallos podemos hablar de la tasa de error, calculada como el cociente entre el nĆŗmero
de fallos encontrados y la cantidad de bits de memoria inyectados.
A lo largo de esta Tesis se han desarrollado diferentes circuitos endurecidos mediante
Redundancia Modular Triple y se ha comparado su rendimiento con los de otras
tĆ©cnicas de Redundancia Aproximada, en concreto la Redundancia de PrecisiĆ³n Reducida
(RPR), la Redundancia de ResoluciĆ³n Reducida (RRR) y la Redundancia Optimizada
para Algoritmos Compuestos (ORCA). Estas dos Ćŗltimas son contribuciones originales
presentadas en esta Tesis.
ā¢ La Redundancia de PrecisiĆ³n Reducida se basa en la utilizaciĆ³n de dos rĆ©plicas
redundantes que calculan resultados con un menor nĆŗmero de bits que el circuito
original. Para cada dato de salida se comparan el resultado del circuito original y
los dos resultados de precisiĆ³n reducida. Si los dos resultados de precisiĆ³n reducida
son idĆ©nticos y su diferencia con el resultado de precisiĆ³n completa es mayor que un
determinado valor umbral, se considera que existe un fallo en el circuito original y se
utiliza el resultado de precisiĆ³n reducida para corregirlo. En cualquier otro caso, el
resultado original se considera correcto, aunque pueda contener errores tolerables por
debajo del umbral de comparaciĆ³n. En comparaciĆ³n con un circuito endurecido con
TMR, los diseƱos RPR utilizan menos recursos, debido a la reducciĆ³n en la precisiĆ³n
de los cƔlculos de los circuitos redundantes. No obstante, esto tambiƩn afecta a la
calidad de los resultados obtenidos cuando se corrige un error. En este trabajo exploramos tambiƩn la RPR Escalada como un mƩtodo de obtener
un balance Ć³ptimo entre la precisiĆ³n y el consumo de recursos. En esta variante de
la tƩcnica RPR, los resultados de cada etapa de cƔlculo en los circuitos redundantes
tienen una precisiĆ³n diferente, incrementĆ”ndose hacia las Ćŗltimas etapas, en las que el
resultado tiene la misma precisiĆ³n que el circuito original. Con este mĆ©todo se logra
incrementar la calidad de los datos corregidos a la vez que se reducen los recursos
utilizados por el endurecimiento.
Los resultados de las campaƱas de radiaciĆ³n y de inyecciĆ³n de fallos realizadas sobre
los diseƱos endurecidos con RPR sugieren que la reducciĆ³n de recursos no sĆ³lo es
beneficiosa por sĆ misma en tĆ©rminos de recursos y energĆa utilizados por el sistema,
sino que tambiĆ©n conlleva una reducciĆ³n de la sensibilidad de los circuitos, medida
tanto en cross section como en tasa de error.
ā¢ La Redundancia de ResoluciĆ³n Reducida es una tĆ©cnica propuesta originalmente en
esta tesis. EstĆ” indicada para algoritmos que trabajan con informaciĆ³n en forma de
paquetes cuyos datos individuales guardan alguna relaciĆ³n entre sĆ, como puede ser un
algoritmo de procesamiento de imƔgenes. En la tƩcnica RRR, se aƱaden dos circuitos
redundantes que calculan los resultados con una fracciĆ³n de los datos de entrada
originales. Tras el cƔlculo, los resultados diezmados pueden interpolarse para obtener
un resultado aproximado del mismo tamaƱo que el resultado del circuito original.
Una vez interpolados, los resultados de los tres circuitos pueden ser comparados para
detectar y corregir fallos de una manera similar a la que se utiliza en la tƩcnica RPR.
Aprovechando las caracterĆsticas del diseƱo hardware, la disminuciĆ³n de la cantidad
de datos que procesan los circuitos de ResoluciĆ³n Reducida puede traducirse en una
disminuciĆ³n de recursos, en lugar de una disminuciĆ³n de tiempo de cĆ”lculo. De esta
manera, la tĆ©cnica RRR es capaz de reducir el consumo de recursos en comparaciĆ³n a
los que se necesitarĆan si se utilizase un endurecimiento TMR.
Los resultados de los experimentos realizados en diseƱos endurecidos mediante
Redundancia de ResoluciĆ³n Reducida sugieren que la tĆ©cnica es eficaz en reducir los
recursos utilizados y, al igual que pasaba en el caso de la Redundancia de PrecisiĆ³n
Reducida, tambiƩn su sensibilidad se ve reducida, comparada con la sensibilidad del
mismo circuito endurecido con Redundancia Modular Triple. AdemƔs, se observa una
reducciĆ³n notable de la sensibilidad de los circuitos frente a errores no corregibles,
comparado con el mismo resultado en TMR y RPR. Este tipo de error engloba aquellos
producidos por fallos en la lĆ³gica de comparaciĆ³n y votaciĆ³n o aquellos en los que un
Ćŗnico SEU produce fallos en los resultados de dos o mĆ”s de los circuitos redundantes
al mismo tiempo, lo que se conoce como Fallo en Modo ComĆŗn (CMF). No obstante,
tambiƩn se observa que la calidad de las correcciones realizadas utilizando este mƩtodo
empeora ligeramente.
ā¢ La Redundancia Optimizada para Algoritmos Compuestos es tambiĆ©n una aportaciĆ³n
original de esta tesis. EstĆ” indicada para algoritmos cuyo resultado final puede expresarse como la composiciĆ³n de resultados intermedios calculados en etapas
anteriores. Para endurecer un circuito usando esta tƩcnica, se aƱaden dos circuitos
redundantes diferentes entre sĆ y que procesan cada uno una parte diferente del conjunto
de datos de entrada. Cada uno de estos circuitos aproximados calcula un resultado
intermedio. La composiciĆ³n de los dos resultados intermedios da un resultado idĆ©ntico
al del circuito original en ausencia de fallos.
La detecciĆ³n de fallos se realiza comparando el resultado del circuito original con el
de la composiciĆ³n de los circuitos aproximados. En caso de ser diferentes, se puede
determinar el origen del fallo comparando los resultados aproximados intermedios
frente a un umbral. Si la diferencia entre los resultados intermedios supera el umbral,
significa que el fallo se ha producido en uno de los circuitos aproximados y que el
resultado de la composiciĆ³n no debe ser utilizado en la salida. Al igual que ocurre
en la Redundancia de PrecisiĆ³n Reducida y la Redundancia de ResoluciĆ³n Reducida,
utilizar un umbral de comparaciĆ³n implica la existencia de errores tolerables. No
obstante, esta tƩcnica de endurecimiento permite realizar correcciones exactas, en
lugar de aproximadas, en la mayor parte de los casos, lo que mejora la calidad de
los resultados con respecto a otras tƩcnicas de endurecimiento aproximadas, al tiempo
que reduce los recursos utilizados por el sistema endurecido en comparaciĆ³n con las
tƩcnicas tradicionales.
Los resultados de los experimentos realizados con diseƱos endurecidos mediante
Redundancia Optimizada para Algoritmos Compuestos confirman que esta tƩcnica de
endurecimiento es capaz de producir correcciones exactas en un alto porcentaje de los
eventos. Su sensibilidad frente a todo tipo de errores y frente a errores no corregibles
tambiƩn se ve disminuida, comparada con la obtenida con Redundancia Modular Triple.
Los resultados presentados en esta Tesis respaldan la idea de que las tƩcnicas de
Redundancia Aproximada son alternativas viables a las tƩcnicas de endurecimiento frente
a la radiaciĆ³n habituales, siempre que
Real-Time Fault Diagnosis of Permanent Magnet Synchronous Motor and Drive System
Permanent Magnet Synchronous Motors (PMSMs) have gained massive popularity in industrial applications such as electric vehicles, robotic systems, and offshore industries due to their merits of efficiency, power density, and controllability. PMSMs working in such applications are constantly exposed to electrical, thermal, and mechanical stresses, resulting in different faults such as electrical, mechanical, and magnetic faults. These faults may lead to efficiency reduction, excessive heat, and even catastrophic system breakdown if not diagnosed in time. Therefore, developing methods for real-time condition monitoring and detection of faults at early stages can substantially lower maintenance costs, downtime of the system, and productivity loss. In this dissertation, condition monitoring and detection of the three most common faults in PMSMs and drive systems, namely inter-turn short circuit, demagnetization, and sensor faults are studied. First, modeling and detection of inter-turn short circuit fault is investigated by proposing one FEM-based model, and one analytical model. In these two models, efforts are made to extract either fault indicators or adjustments for being used in combination with more complex detection methods. Subsequently, a systematic fault diagnosis of PMSM and drive system containing multiple faults based on structural analysis is presented. After implementing structural analysis and obtaining the redundant part of the PMSM and drive system, several sequential residuals are designed and implemented based on the fault terms that appear in each of the redundant sets to detect and isolate the studied faults which are applied at different time intervals. Finally, real-time detection of faults in PMSMs and drive systems by using a powerful statistical signal-processing detector such as generalized likelihood ratio test is investigated. By using generalized likelihood ratio test, a threshold was obtained based on choosing the probability of a false alarm and the probability of detection for each detector based on which decision was made to indicate the presence of the studied faults. To improve the detection and recovery delay time, a recursive cumulative GLRT with an adaptive threshold algorithm is implemented. As a result, a more processed fault indicator is achieved by this recursive algorithm that is compared to an arbitrary threshold, and a decision is made in real-time performance. The experimental results show that the statistical detector is able to efficiently detect all the unexpected faults in the presence of unknown noise and without experiencing any false alarm, proving the effectiveness of this diagnostic approach.publishedVersio
NASA Space Engineering Research Center Symposium on VLSI Design
The NASA Space Engineering Research Center (SERC) is proud to offer, at its second symposium on VLSI design, presentations by an outstanding set of individuals from national laboratories and the electronics industry. These featured speakers share insights into next generation advances that will serve as a basis for future VLSI design. Questions of reliability in the space environment along with new directions in CAD and design are addressed by the featured speakers
A VHDL Core for Intrinsic Evolution of Discrete Time Filters with Signal Feedback
The design of an Evolvable Machine VHDL Core is presented, representing a discrete-time processing structure capable of supporting control system applications. This VHDL Core is implemented in an FPGA and is interfaced with an evolutionary algorithm implemented in firmware on a Digital Signal Processor (DSP) to create an evolvable system platform. The salient features of this architecture are presented. The capability to implement IIR filter structures is presented along with the results of the intrinsic evolution of a filter. The robustness of the evolved filter design is tested and its unique characteristics are described
Analysis and Test of the Effects of Single Event Upsets Affecting the Configuration Memory of SRAM-based FPGAs
SRAM-based FPGAs are increasingly relevant in a growing number of safety-critical application fields, ranging from automotive to aerospace. These application fields are characterized by a harsh radiation environment that can cause the occurrence of Single Event Upsets (SEUs) in digital devices. These faults have particularly adverse effects on SRAM-based FPGA systems because not only can they temporarily affect
the behaviour of the system by changing the contents of flip-flops or memories, but they can also permanently change the functionality implemented by the system itself, by changing the content of the configuration memory. Designing safety-critical applications requires accurate methodologies to evaluate the systemās sensitivity to SEUs as early as possible during the design process. Moreover it is necessary to detect the occurrence of SEUs during the system life-time. To this purpose test patterns should be generated during the design process, and then applied to the inputs of the system during its operation. In this thesis we propose a set of software tools that could be used by designers of SRAM-based FPGA safety-critical applications to assess the sensitivity to SEUs of the system and to generate test patterns for in-service testing. The main feature of these tools is that they implement a model of SEUs affecting the configuration bits controlling the logic and routing resources of an FPGA device that has been demonstrated to be much more accurate than the classical stuck-at and open/short models, that are
commonly used in the analysis of faults in digital devices. By keeping this accurate
fault model into account, the proposed tools are more accurate than similar academic and commercial tools today available for the analysis of faults in digital circuits, that do not take into account the features of the FPGA technology..
In particular three tools have been designed and developed: (i) ASSESS: Accurate Simulator of SEuS affecting the configuration memory of SRAM-based FPGAs, a simulator of SEUs affecting the configuration memory of an SRAM-based FPGA system
for the early assessment of the sensitivity to SEUs; (ii) UA2TPG: Untestability Analyzer
and Automatic Test Pattern Generator for SEUs Affecting the Configuration Memory of SRAM-based FPGAs, a static analysis tool for the identification of the untestable SEUs and for the automatic generation of test patterns for in-service testing of the 100% of the testable SEUs; and (iii) GABES: Genetic Algorithm Based Environment for SEU Testing in SRAM-FPGAs, a Genetic Algorithm-based Environment for the generation of an optimized set of test patterns for in-service testing of SEUs. The proposed tools have been applied to some circuits from the ITCā99 benchmark. The results obtained from these experiments have been compared with results
obtained by similar experiments in which we considered the stuck-at fault model, instead
of the more accurate model for SEUs. From the comparison of these experiments we have been able to verify that the proposed software tools are actually more accurate than similar tools today available. In particular the comparison between results obtained using ASSESS with those obtained by fault injection has shown that the proposed fault simulator has an average error of 0:1% and a maximum error of 0:5%, while using a stuck-at fault simulator the average error with respect of the fault injection experiment has been 15:1% with a maximum error of 56:2%. Similarly the comparison between the results obtained using UA2TPG for the accurate SEU model, with the results obtained for stuck-at faults has shown an average difference of untestability of 7:9% with a maximum of 37:4%. Finally the comparison between
fault coverages obtained by test patterns generated for the accurate model of SEUs and the fault coverages obtained by test pattern designed for stuck-at faults, shows that the former detect the 100% of the testable faults, while the latter reach an average fault coverage of 78:9%, with a minimum of 54% and a maximum of 93:16%
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