An efficient mechanism for debugging RTL description

[[abstract]]In this paper, an efficient algorithm to diagnose design errors in RTL description is proposed. The diagnosis algorithm exploits the hierarchy available in RTL designs to locate design errors. Using data-path to reduce the number of error candidates and ensure that true errors are included in. According to the estimated probability, the most suspected error candidates would be reported first in the display. The advantages of the proposed method are simple and available.[[conferencedate]]20030630~20030702[[conferencelocation]]Calgary, Alta., Canad

[[alternative]]A Data-Path Based Verification and Diagnosis Mechanism for RTL Description of VLSI Circuit

計畫編號：NSC93-2215-E032-002研究期間：200408~200507研究經費：392,000[[abstract]]隨著數位雜性和速度與日遽增，設計者必須在高層次來設計電路才能符合市 場的需求，因為邏輯合成可作暫存器轉移層次﹙Register Transfer Level, RTL﹚ 到實際線路的轉換，所以現今的趨勢大部份是在暫存器轉移層次做設計的工作。 在現今設計的流程中，設計錯誤的發生大多於硬體描述語言﹙Hardware Description Languages, HDLs﹚行為描述的階段，實際的設計以及設計規格之 間在功能上的不吻合經常會發生。然而，因為現今的數位設計的複雜度越來越高 的情況之下，以手工的方式從程式中找到錯誤的位置越來越困難。 在這次計畫中，我們提供了以資料路徑為基礎的自動錯誤診斷之有效方法， 來找尋錯誤可能發生的範圍，對於這範圍，我們首先去除掉一些不可能造成錯誤 的敘述以獲得一個敘述的集合稱之為錯誤空間﹙error space﹚。再者，我們試著 評估在錯誤空間裡的敘述為真正造成錯誤的可能性，根據這可能性，我們以一個 優先次序將這些敘述顯示出來，藉此，來縮短除錯的時間。[[sponsorship]]行政院國家科學委員