Test Slice Difference Technique for Low-Transition Test Data Compression

[[notice]]補正完畢[[incitationindex]]EI[[booktype]]電子

[[alternative]]A Data-Path Based Verification and Diagnosis Mechanism for RTL Description of VLSI Circuit

計畫編號：NSC93-2215-E032-002研究期間：200408~200507研究經費：392,000[[abstract]]隨著數位雜性和速度與日遽增，設計者必須在高層次來設計電路才能符合市 場的需求，因為邏輯合成可作暫存器轉移層次﹙Register Transfer Level, RTL﹚ 到實際線路的轉換，所以現今的趨勢大部份是在暫存器轉移層次做設計的工作。 在現今設計的流程中，設計錯誤的發生大多於硬體描述語言﹙Hardware Description Languages, HDLs﹚行為描述的階段，實際的設計以及設計規格之 間在功能上的不吻合經常會發生。然而，因為現今的數位設計的複雜度越來越高 的情況之下，以手工的方式從程式中找到錯誤的位置越來越困難。 在這次計畫中，我們提供了以資料路徑為基礎的自動錯誤診斷之有效方法， 來找尋錯誤可能發生的範圍，對於這範圍，我們首先去除掉一些不可能造成錯誤 的敘述以獲得一個敘述的集合稱之為錯誤空間﹙error space﹚。再者，我們試著 評估在錯誤空間裡的敘述為真正造成錯誤的可能性，根據這可能性，我們以一個 優先次序將這些敘述顯示出來，藉此，來縮短除錯的時間。[[sponsorship]]行政院國家科學委員

Design of Dynamically Assignmentable TAM Width for Testing Core-Based SOCs

[[abstract]]Test access mechanism (TAM) and testing schedule for system-on-chip (SOC) are challenging problems. Testing schedule must be effective to minimize testing time, under the constraint of test resources. This paper presents a new method based on generalized rectangle packing, as two-dimensional packing. A core cuts into many pieces and utilizes the design of reconfigurable core wrappers, and is dynamic to change the width of the TAM executing the core test. Therefore, a core can utilize different TAM width to complete test[[conferencetype]]國際[[conferencedate]]20061204~20061207[[iscallforpapers]]Y[[conferencelocation]]Singapor

Introduction to C/C++ Art Principles of Programming(APP)

100學年度教學優良教材教材教案編

超大型積體電路與系統設計---IP Testing

研究期間：20020101~2002123

Test Slice Difference Technique for Low Power Testing

[[notice]]本書目待補正[[conferencetype]]國

A New Double-edge Triggered Design with Low-power consumption and High-speed

[[notice]]本書目待補正[[conferencetype]]國

An Efficient Test-Data Compaction for Low Power VLSI Testing

[[notice]]本書目待補正[[conferencetype]]國

The methods to construct imaging circuit for efficient VLSI circuit verification

[[notice]]補正完