ПОСТРОЕНИЕ ТЕСТОВ КОНТРОЛЯ ЦИФРОВЫХ СИСТЕМ НА УРОВНЕ МЕЖРЕГИСТРОВЫХ ПЕРЕДАЧ

Дается анализ состояния проблемы контроля сложнофункциональных больших интегральныхсхем. Рассматриваются задачи направленного построения тестов контроля на уровне межрегистровых передач (RTL) на языке VHDL. Класс функциональных неисправностей, рассматриваемых при направленном построении теста, соответствует неисправностям константного типа реализаций СБИС

Построение тестов и верификация потоковых моделей цифровых устройств на языке VHDL

Предлагается единый подход к верификации проектов и направленному построению тестов контроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-выполнимости некоторой системы булевых функций

ПОСТРОЕНИЕ ТЕСТОВ И ВЕРИФИКАЦИЯ ПОТОКОВЫХ МОДЕЛЕЙ ЦИФРОВЫХ УСТРОЙСТВ НА ЯЗЫКЕ VHDL

Предлагается единый подход к верификации проектов и направленному построению тестовконтроля СБИС, представленных в потоковом виде на уровне RTL на языке VHDL с использованием арифметических, логических операторов и оператора If. Задача построения тестов и верификации проектов решается на основе КНФ-выполнимости некоторой системы булевых функций

A Genetic-Algorithm Approach to Architectural-Level Justification of Precomputed Vectors

Coordinated Science Laboratory was formerly known as Control Systems LaboratorySemiconductor Research Corporation / SRC 95-DP-109DARPA / DABT63-95-C-0069Hewlett-Packar

Automatic Generation of Instruction Sequences for Testing Microprocessors

Coordinated Science Laboratory was formerly known as Control Systems LaboratorySemiconductor Research Corporation / SRC 91-DP-10