Synthesis of synchronous elastic architectures

A simple protocol for latency-insensitive design is presented. The main features of the protocol are the efficient implementation of elastic communication channels and the automatable design methodology. With this approach, fine-granularity elasticity can be introduced at the level of functional units (e.g. ALUs, memories). A formal specification of the protocol is defined and an efficient scheme for the implementation of elasticity that involves no datapath overhead is presented. The opportunities this protocol opens for microarchitectural design are discussed.Peer ReviewedPostprint (author's final draft

Dynamic Linear Hybrid Automata and Their Applications to Formal Verification of Dynamic Reconfigurable Embedded Systems

13301甲第4547号博士（工学）金沢大学博士論文要旨Abstrac

Elastic circuits

Elasticity in circuits and systems provides tolerance to variations in computation and communication delays. This paper presents a comprehensive overview of elastic circuits for those designers who are mainly familiar with synchronous design. Elasticity can be implemented both synchronously and asynchronously, although it was traditionally more often associated with asynchronous circuits. This paper shows that synchronous and asynchronous elastic circuits can be designed, analyzed, and optimized using similar techniques. Thus, choices between synchronous and asynchronous implementations are localized and deferred until late in the design process.Peer ReviewedPostprint (published version

Dynamic Linear Hybrid Automata and Their Applications to Formal Verification of Dynamic Reconfigurable Embedded Systems

13301甲第4547号博士（工学）金沢大学博士論文本文Ful

Jadis synchrones, désormais GALS, les architectures de FPGA

Il est de plus en plus difficile de répondre à la demande conflictuelle de circuits plus grands et plus rapides par les avancées seules des technologies des semi-conducteurs. À un certain point, on s'attend à ce que les concepteurs et les fabricants doivent abandonner la méthodologie de conception synchrone traditionnelle pour une méthodologie localement synchrone globalement asynchrone (GALS). De tels changements engendrent plus de contraintes de synchronisation, mais également plus de flexibilité. En conséquence, une méthodologie pour l'implémentation de composants GALS sur FPGA synchrones traditionnels est d'abord présentée. Les objecfifs sont de définir un ensemble minimal de composants asynchrones de base, de permettre leur implémentation et d'établir les contraintes et les limitations de tels circuits. Les résultats de simulation confirment que des conceptions GALS implémentées à l'aide de ressources du FPGA (tableau de correspondance et bascules) et des outils courants de placement et routage permettent l'implémentation de composants asynchrones tels que la ligne à retard, l'élément C de Muller et l'arbitre. Ces composants peuvent être implémentés dans des FPGA synchrones traditionnels tant que ces conceptions sont soumises à des contraintes appropriées et qu'elles sont ufilisées en fonction des limitations du circuit. Pour atteindre de meilleures performances, une nouvelle architecture de FPGA compatible avec les dispositifs synchrones existants et qui soufient intrinsèquement les conceptions GALS est présentée. L'objecfif principal est simple : l'architecture proposée doit apparaître inchangée pour les concepfions synchrones, mais doit inclure un ensemble minimal de composants de base pour empêcher la métastabilité lors de communicafions asynchrones. Les résultats de simulation, d'un générateur d'horloge qui peut être arrêté, sont présentés. Tous ces résultats démontrent qu'avec très peu de circuits adaptés, une cellule standard de FPGA peut devenir appropriée pour les méthodologies GALS. Un circuit de masquage des aléas temporels est finalement présenté pour masquer la métastabilité et les problèmes de synchronisafion. Le but est de définir un circuit capable de mettre, physiquement, en application les contraintes qui masquent les sources de métastabilité de façon à ce que la synchronisafion paraisse transparente. Les résultats de simulation confirment qu'un tel circuit peut masquer totalement toutes les sources de métastabilité sans dégradafion des performances, mais avec une latence apparentée au temps nécessaire à la stabilisation d'une bascule de mémoire