Modelização de Eventos: aplicação a modelos de interação do sistema com o ambiente

Neste trabalho propõe-se um conjunto de técnicas de modelização de eventos potencialmente utilizáveis em complemento a formalismos de modela-ção (Diagramas de Estado e redes de Petri, entre outros) de sistemas a eventos discretos. São definidos eventos de entrada e eventos de saída do sistema. Os eventos de entrada são originados pela análise da evolução de sinais e (outros) eventos de entrada e permitem representar comportamentos complexos das en-tradas do sistema, enquanto os eventos de saída permitem gerar sinais e (ou-tros) eventos de saída. São propostos eventos e condições elementares que detetam comporta-mentos elementares dos sinais e também composições de eventos e condições, incluindo relações de ordem temporal, de forma a obter caracterizações mais abstratas e melhorias na legibilidade e compactação do modelo. Para representar as técnicas de modelização propostas são definidas duas sintaxes diferentes (gráfica ou textual). A definição destes dois tipos de sintaxe permite a sua integração em diferentes ambientes de desenvolvimento de sis-temas. Desta forma, a principal contribuição deste trabalho foca-se na modeliza-ção da interação do sistema com o ambiente, partindo da decomposição do mo-delo do sistema em partes de interface e de execução (que comunicam através de eventos), e da adição de uma caracterização separada das dependências e dos comportamentos dos sinais de entrada e de saída com o ambiente resultan-do numa modelação estruturada do sistema, dando, assim, origem a modelos mais compactos e mais simples de interpretar e implementar

Arquitectura asimétrica multicore con procesador de Petri

Se ha determinado, en una arquitectura multi-Core SMP, el lugar donde incorporar el PP o el HPP sin alterar el ISA del resto de los core. Se ha obtenido una familia de procesadores que ejecutan los algoritmos de Petri para dar solución a sistemas reactivos y concurrentes, con una sólida verificación formal que permite la programación directa de los procesadores. Para esto, se ha construido el hardware de un PP y un HPP, con un IP-Core en una FPGA, integrado a un sistema multi-Core SMP, que ejecuta distintos tipo de RdP. Esta familia de procesadores es configurable en distintos aspectos: - Tamaño del procesador (cantidad de plazas y transiciones). - Procesadores con tiempo y procesadores temporales. - Arquitectura heterogénea, que permite distribuir los recursos empleados para instanciar el procesador según se requiera, y obtener un ahorro sustancial. - La posibilidad de configurar el procesador en pos de obtener los requerimientos y minimizar los recursos. Muy valorado en la construcción de sistemas embebidos. En los sistemas con alta necesidad de concurrencia y sincronización, donde se ha evaluado este procesador, las prestaciones han mostrado una importante mejora en el desempeño. El procesador tiene la capacidad de resolver simultáneamente, por conjuntos múltiples disparos, lo que disminuye los tiempos de consulta y decisión, además los programas ejecutados cumplen con los formalismos de las RdP extendidas y sincronizadas, y los resultados de su ejecución son determinísticos. Los tiempos de respuesta para determinar una sincronización son de dos ciclos por consulta (entre la solicitud de un disparo y la respuesta).Facultad de Informátic