A timeshared, runtime reconfigurable hardware co-processing architecture

Thesis (M. Eng.)--Massachusetts Institute of Technology, Dept. of Electrical Engineering and Computer Science, 2009.Includes bibliographical references (leaves 73-74).The constant desire for increased performance in microprocessor systems has led to the need for specialized hardware cores to accelerate specific computational tasks. In this thesis, we explore the potential of using FPGA partial reconfiguration to create a platform for customized hardware cores that may be loaded on demand, at runtime, and replaced when not in use. We implement two new software tools, bitparse and bitrender, to demonstrate the bitstream relocation technique. Further, we present a functional microprocessor system coupled with a runtime reprogramable peripheral synthesized on a Xilinx Virtex-5 FPGA and discuss its performance implications.by Benjamin S. Gelb.M.Eng

Coprocesadores dinámicamente reconfigurables en sistemas embebidos basados en FPGAs: Tesis doctoral

Tesis doctoral inédita leída en la Universidad Autónoma de Madrid. Escuela Politécnica Superior, Departamento de Ingeniería Informática. Fecha de lectura: 12-05-2006

Co-processador de hardware para o executivo de tempo-real OReK

Mestrado em Engenharia de Computadores e TelemáticaEsta dissertação, apresenta a implementação de um co-processador de utilização genérica para o executivo de tempo-real OReK. Ao longo dos 5 capítulos que constituem esta dissertação, são apresentados os objectivos do trabalho, são relembrados alguns conteúdos teóricos que fazem parte do desenvolvimento do projecto, são apresentados todos os constituintes do co-processador explicando o seu funcionamento, sendo por fim demonstrado através da avaliação temporal, como a utilização de um co-processador para aceleração das funcionalidades de um executivo de tempo-real, poderá efectivamente melhorar o seu desempenho e determinismo. Os objectivos principais deste trabalho passam por, estudar as ferramentas e plataformas necessárias ao seu desenvolvimento, especificar e projectar a arquitectura do co-processador assim como todas as suas funcionalidades internas, adaptação do executivo OReK para albergar o funcionamento em conjunção com o co-processador desenvolvido, sendo por fim, feita a validação e avaliação do sistema. Através dos resultados da avaliação do sistema com a utilização do coprocessador, é demonstrado que existe um forte melhoramento do determinismo e também do desempenho do executivo OReK. No entanto,é também demonstrado como estes resultados podem ser postos em causa, caso exista uma elevada latência, na interligação entre o processador e o co-processador, o que pode atrasar a execução de todo o sistema, podendo até mesmo prejudica-lo. Todos estes aspectos são estudados, desenvolvidos e explicados ao longo desta dissertação. ABSTRACT: This Master Thesis, presents the implementation of a generic use coprocessor for the real-time kernel OReK. For the next 5 chapters, which constitute this thesis, the work objectives are presented, the necessary theoretical contents for the project development are remembered, the coprocessor internal constitution is presented and explained, and in the end, it is demonstrated through temporal evaluation that, the use of a coprocessor can in fact, accelerate the real-time kernel functions, improving it’s performance and determinism. This work main objectives are, to study the tools and platforms necessary for the project development, specify and develop the coprocessor architecture with all the necessary internal functions, OReK kernel adaptation in order to use the coprocessor, and in the end, to validate and test the system. The system evaluation results, using the coprocessor, demonstrated the existence of a serious improvement in the determinism and performance of the OReK kernel. Meanwhile, it is also demonstrated how these results can be rendered useless, if there is a high latency in the connection between the main processor and the coprocessor, which can delay the system execution and even harming it. All of these aspects are studied, developed and explain in the course of this master thesis

Dynamic Co-Processor Architecture for Software Acceleration on CSoCs

By integrating one or more (hard or soft) CPU core on the chip, new generation platform FPGAs have become configurable systems on a chip (CSoC) that support a combined software and hardware execution model. More recently, FPGAs, using new design tools, have also provided support for partial reconfiguration. The CSoC system designer is left with the task of interfacing IP Cores to the CPU and also for realizing partial reconfiguration across the cores. In this paper, we describe a software tool to automate the interface between the CPU and the reconfigurable fabric. Our tool generates hardware wrappers for the IP Cores that makes them look like a C function invocation in the source code. We also use our tool to support partial reconfiguration: the same wrapper is used for a multitude of IP Cores and the user selects the core to be invoked in the program