Tunable Window Comparator Applications In Current-mode Circuits

Tez (Yüksek Lisans) -- İstanbul Teknik Üniversitesi, Fen Bilimleri Enstitüsü, 2014Thesis (M.Sc.) -- İstanbul Technical University, Instıtute of Science and Technology, 2014Hazırlanmış olan bu tezde akım-modlu devrelerde zaman gecikmesi problemi ele alınmıştır. Üzerinde durmuş olduğumuz bu konu, biz Elektronik Mühendisleri için çok önemlidir. Öncelikli olarak detaylı bir literatür çalışması yapılmıştır. Bu sayede yapılan çalışmalardaki eksikler belirlenerek, çalışmalarımıza yön verilmiştir. Zaman gecikmesi hesapları ilk olarak 1964 yılında Burns tarafından gerilim-modlu devrelerde yapılmıştır. Devamında yapılan çalışmalarda ise gerilim-modlu devrelerle ilgili pek çok çalışma yapılmıştır. Ancak modern entegrasyon teknolojisinin yüksek hız, düşük güç tüketimi ve düşük güç kaynağı gibi ihtiyaçları artttığından akım modlu devrelerle ilgili çalışmalar önem kazanmıştır. Literatür araştırmasının gösterdiği gibi akım-modlu devrelerin, gerilim-modlu devrelerle kıyaslandığında hız, bantgenişliği, duyarlılık gibi pek çok avantajı vardır. Tüm bu ihtiyaçlar ışığında akım-modlu devrelerde zaman gecikmesi hesaplanması büyük önem kazanmaktadr. Belirtmek gerekirse, bu çalışma akım-modlu devrelerle yapılan çok az uygulamalardan biridir. Yapılan birkaç çalışmadan kısaca bahsedilmiş ve bizim çalışmamız yanındaki eksikleri de belirtilmiştir. Birincil amacımız akım-modlu devrelerde zaman gecikmesini hesaplamak ve sonrasında elde edilen değerlerin benzetim ve test devresi ile sağlamasını yapmaktır. İkincil amacımız ise elde edilen formülleri kullanılarak ring osilatör uygulaması geliştirmektir. Bu tezdeki temel amaç, akım-modlu bir devrede zaman gecikmesini hesaplayan basit bir formül elde etmektir. Zaman gecikmesi hesabı iki aşamadan oluşmaktadır. Birinci aşama, eşdeğer devre modeli tasarlamak ve sonrasında elde edilen eşdeğer devre modelinin analizini yapmaktır. Bunun için iki tane PMOS içeren basit akım aynasıyla oluşmuş bir devre seçildi ve gecikme tahmini yapabilmek için eşdeğer devre modeli geliştirilmiştir. Kirchhoff akım yasası ile elde edilen denklemden yola çıkarak akım değerinin %50’ye çıktığı andaki zaman elde edilmeye çalışılmıştır. Çünkü zaman gecikme problemlerinde giriş-çıkış akımlarının yarıya yükseldiği ya da düştüğü andaki fark zaman gecikmesini vermektedir. Ortalama gecikmeyi hesaplamak için ise düştüğü ve yükseldiği kenardaki gecikmelerin ortalaması alınarak bulunabilir. Bu bilgiler ışığında basit akım aynasından oluşan iki PMOS transistörlü devrenin zaman gecikmesi için çok basit bir denklem elde edilmiştir. Öncelikli olarak çıkış direnci eklenmeden yapılan bu hesaplar aynı şekilde çıkış direnci eklenerek de tekrarlanmıştır. Elde edilen formül çıkış direnci eklenmemiş hali kadar basit değildir. Ancak iki formülün de doğruluğunu görmek için, çıkış direnci sonsuz alınarak denklem çözülmüştür. Bu formüller benzer yapıdaki pek çok akım-modlu devreye uyum sağlamaktadır. Formüllerden görülebileceği gibi gecikmeyi yaratan en büyük etken parazitik kapasitelerdir. Bu kapasitelerin değerini düşürmek, gecikmeyi büyük ölçüde düşürecektir. Tezin diğer bir amacı ise, önerilen formülleri bir uygulamada kullanmaktır. 2009 yılında TÜBİTAK projesi olarak tasarlanan ve gerçeklenen DU-TCC1209 CMOS çekirdek devresi kullanılarak hesaplamaların doğruluğu gösterilmiştir. Kullanılan bu devre iki eşik devresi ve bir fark devresinden oluşmaktadır. Akım aynaları kullanılarak da kontrol akımları eşik devrelere aktarılmıştır. Giriş akımı Iin , I1 ve I2 akımlarının arasında bir değerde ise çıkış akımı Iout ise IH kontrol akımı kadardır. Diğer durumlarda ise çıkış akımı sıfırı göstermektedir. Kontrol akımları sayesinde ayarlanabilme özelliğine sahip bu devre pek çok uygulama için kullanılabilir. Kullanılan çekirdek devrede, birinci düğüm için önerilen denklem kullanılarak zaman gecikme hesapları yapılmıştır. Formülden de görülebileceği gibi eşdeğer kapasitenin hesaplanması gerekmektedir. Bir MOS devredeki parazitik kapasiteler, transistorun çalışma aralığına göre değişiklik göstermektedir. Devredeki transistorların doymada çalıştığı düşünülerek hesaplamalar yapılmıştır. Transistor doymada çalıştığında ise Cgs ve Cdb kapasiteleri ile overlap kapasiteleri hesaba katılmıştır. Kapasitelerin hesaplanmasında kullanılan değerler SPICE modelinden alınmıştır. Birinci düğüm için eş değer kapasite hesaplanarak çıkış direnci yokken ve varken zaman gecikmesi hesaplanmıştır. Elde edilen değerlerden görülebileceği gibi çıkış direnci eklendiğinde gecikmede %10’luk bir artış olmuştur. Zaman gecikmesi ile ilgili hesaplamalar yapılırken karmaşık denklemleri çözmek için Wolfram Mathematica programı kullanılmıştır. Yine de elde edilen formülleri daha iyi açıklamak için Ek-C’de matematiksel ifadeler detaylı olarak verilmiştir. Çekirdek devrenin tamamının zaman gecikmesini hesaplayabilmek için girişten çıkışa olan katların hesaplarının ayrı ayrı yapılabilmesi gerekmektedir. Node 3 olarak kullandığımız ikinci farklı tipteki devre yapısı için benzer gecikme formülü elde edilmiştir. Yine parazitik kapasitelere bağlı basit bir denklem bulunmuştur. Üçüncü farklı tipteki devremiz ise Node 5 olarak belirtilen düğümdür. Her üç düğüm için bulunan formüllerden de anlaşılacağı gibi parazitik kapasite değerlerini düşürmek zaman gecikmesinin düşmesindeki en büyük etkendir. Tüm hesaplamaların yapılmasıyla çekirdek devrenin toplam gecikmesi hesaplanabilir. Devrenin girişinden çıkışına bakıldığında birinci ve ikinci düğüm için t1, üçüncü düğüm için t2, dördüncü düğüm için transistor boyutları üçüncü düğümdekinin dörtte biri olduğu için 0.25t2 ve beşinci düğüm için t3, toplam gecikme ise bu beş düğümün art arda bağlı olduğu için toplanmasıyla bulunur. Teorik analizi doğrulamak için SPICE benzetim programı kullanılmıştır. 0.35µm TSMC CMOS teknoloji parametreleri ile simülasyonlar gerçekleştirilmiştir. Her üç düğüm için ayrı ayrı hesaplar yapıldığı gibi simülasyonlar da yapılmıştır. Ayrıca birinci düğüm için yapılan bir analiz giriş akımı arttıkça, zaman gecikmesinin azaldığını da göstermektedir. Çekirdek devrenin tamamı için de simülasyon yapıldığında, hesaplamalarla elde edilen değerlerin büyük ölçüde birbirini doğruladığı gözlenmiştir. Teorik hesapların yanında simülasyon sonuçları ile de sağlaması yapılan bu çalışmada son aşama ise laboratuvarda deneysel olarak test edilmesidir. Öncelikli olarak iki PMOS’dan oluşan devre CD4007 kullanılarak test edilmiştir. Ardından DU-TCC1209 CMOS kullanılarak tüm çekirdek devrede test edilmiştir. Burada elde edilen değer teorik ve simüle edilen değerlerle büyük oranda benzerlik sağlamış olsa da ölçüm ucu kapasitelerinden ve parazitik etkilerden kaynaklı olarak iki katı bir fark görülmüştür. Laboratuvar ortamını iyileştirebilmek aradaki farkı azaltacaktır. Tek bir çekirdek hücrenin tüm analizi yapıldıktan sonra, bu yapı ring osilatör uygulamasını önermek için kullanılmıştır. Ard arda iki tane çekirdek devrenin bağlanmasıyla basit bir ring osilatör oluşturulmuştur. Öncelikli olarak teorik analizi yapılan devrenin daha sonra simülasyon sonuçları ile karşılaştırılması yapılmıştır. Osilasyon frekansı teorik olarak hesaplandığı gibi yapılan benzetimlerle üç ayrı değerlerle test edilmiştir. Kontrol akım değerlerinin artmasıyla osilasyon frekansının da arttığı görülmüştür. Üçüncü aşamamız ise DU-TCC1209 CMOS çekirdek devresi kullanarak laboratuvar ortamında testini sağlamaktır. Ancak bu şekilde ard arda bağlanmasıyla zaman gecikmesi arttığından osilasyon frekansı da düşmektedir. Benzer şekilde dört çekirdek devrenin peş peşe bağlanmasıyla dört bloklu ring osilatör devre yapısı önerilmiştir. İhtiyaç duyulan osilasyon frekansına göre iki ya da dört bloklu ring osilatör devresi kullanılabilir. Yapılan çalışmayı genel olarak değerlendirmek gerekirse, elde edilen basit formüller akım-modlu pek çok devreye uyarlanabilir ve böylece hesaplamalar sayesinde gecikme minimum düzeye ingirgenebilir. Önerilen ring osilatör yapısı da çeşitli ihtiyaçlara göre kullanılabilir. Hesaplanan, simüle edilen ve ölçülen gecikmeler birbirine çok yakın değerler vermiştir. Ölçüm sonuçlarının elde edilen değerlerin iki katı kadar farklı çıkması laboratuvar imkanlarının yetersizliği ve parazitik etkilerden kaynaklanmaktadır. Elde edilen iyi sonuçlar sonraki çalışmalarımıza da ışık tutacaktır. Bu konu ile ilgili yapılabilecek sonraki çalışmalardan bazıları şöyle sıralanabilir: faz dedektörleri, modülatörler, karşılaştırıcılar ve kırpıcı devrelerdir. Bu tezden türetilen bildiri ve yayınlar son bölümde verilmiştir.In this thesis time delay calculations for current-mode circuits are investigated and equivalent circuit models for delay estimation are improved. This is one of the most important problems for us as Electronic Engineers. Many researches are already made for voltage-mode circuits, but our study is one of the few applications for current-mode circuits. During this study, we used the CMOS Core Circuit in DU-TCC1209 which is designed and realized under Project 106E139 supported by the Scientific & Technological Research Council of Turkey (TUBITAK) in 2009 [5]. Primarily, a detailed literature survey was performed. Afterwards, missing in the literature identified and this work has continued on that topic. The first aim was to calculate time delay on current-mode circuits, then crosscheck the obtained results with simulation and bench tests. There are two phases in the calculation of the time delay: first, an equivalent circuit model has to be developed then analyzing the obtained equivalent circuit model, time delay formulae have to be extracted in terms of circuit elements’ parameters. Some complicate calculation is performed with Wolfram Mathematica programme. Then simulations and bench tests have to be performed to confirm the theoretical analysis. To further verify the delay formulation in current-mode circuits, the CMOS Core Circuit in DU-TCC1209 [5] has been simulated, bench-tested and time delay results given for three different nodes. After that with connecting two or four core circuits in a loop and a ring-oscillator circuit is proposed. The time delay of this ring-oscillator circuit is calculated. In the second step, the simulation results using SPICE Simulation Program are given and compared with theoretical ones. Finally, the ring-oscillator circuit is tested experimentally in the laboratory. That, calculated, simulated and measured delays agree quite well can be concluded. This application, which is obtained perfect results, throw light on the further suggestions such as phase detectors, modulators, clippers and comparators. The publications and the presentations on the thesis are given end of the thesis.Yüksek LisansM.Sc

An X-Band power amplifier design for on-chip RADAR applications

Tremendous growth of RAdio Detecting And Ranging (RADAR) and communication electronics require low manufacturing cost, excellent performance, minimum area and highly integrated solutions for transmitter/receiver (T/R) modules, which are one of the most important blocks of RADAR systems. New circuit topologies and process technologies are investigated to fulfill these requirements of next generation RADAR systems. With the recent improvements, Silicon-Germanium Bipolar CMOS technology became a good candidate for recently used III-V technologies, such as GaAs, InP, and GaN, to meet high speed and performance requirements of present RADAR applications. As new process technologies are used, new solutions and circuit architectures have to be provided while taking into account the advantages and disadvantageous of used technologies. In this thesis, a new T/R module system architecture is presented for single/onchip X-Band phased array RADAR applications. On-chip T/R module consists of five blocks; T/R switch, single-pole double-throw (SPDT) switch, low noise amplifier (LNA), power amplifier (PA), and phase shifter. As the main focus of this thesis, a two-stage power amplifier is realized, discussed and measured. Designed in IHP's 0.25 [micrometer] SiGe BiCMOS process technology, the power amplifier operates in Class-A mode to achieve high linearity and presents a measured small-signal gain of 25 dB at 10 GHz. While achieving an output power of 22 dBm, the power amplifier has drain efficiency of 30 % in saturation. The total die area is 1 [square millimeters], including RF and DC pads. To our knowledge, these results are comparable to and/or better than those reported in the literature

High resolution, process and temperature compensated phase shifter design using a self generated look up table

Phase resolution is one of the most important parameters in phased array RADAR determining the precision of antenna beam direction and side-lobe level. Especially, in tracking applications the antenna directivity should be high and side-lobe levels must be low in order to abstain from the signals of Jammers. Phase shifters (PS) set phase resolution and directivity; therefore, they are the key components for phased arrays. Among the PS topologies, vector sum type comes forward due to its significant advantage over the other design techniques, in terms of insertion loss, phase error, area and operation bandwidth. However, in design of vector sum type PS, phase and amplitude errors in vectors, and phase insertion of variable gain amplifiers degrades the phase resolution performance of the PS. In order to overcome these issues and improve bit resolution (reduced phase step size and lower phase error while covering 360° phase range), and improve the tolerance on process - temperature variations, the proposed solution in this thesis is the design of a calibration circuit consisting of Power detector (PD), Analog to Digital Converter (ADC) and a Digital Processing Unit (DPU). The main objective of the calibration loop is the generation of a Look up Table (LUT) for target frequency band and at operating temperature. With this technique, the first 7-bit Phase shifter is designed in SiGe- BiCMOS technology, which also has highest fractional bandwidth in literature