FPGA implementation of a 10 GS/s variable-length FFT for OFDM-based optical communication systems

[EN] The transmission rate in current passive optical networks can be increased by employing Orthogonal Frequency Division Multiplexing (OFDM) modulation. The computational kernel of this modulation is the fast Fourier transform (FFT) operator, which has to achieve a very high throughput in order to be used in optical networks. This paper presents the implementation in an FPGA device of a variable-length FFT that can be configured in run-time to compute different FFT lengths between 16 and 1024 points. The FFT reaches a throughput of 10 GS/s in a Virtex-7 485T-3 FPGA device and was used to implement a 20 Gb/s optical OFDM receiver. (C) 2018 Elsevier B.V. All rights reserved.This work was supported by the Spanish Ministerio de Economia y Competitividad under project TEC2015-70858-C2-2-R with FEDER funds.Bruno, JS.; Almenar Terre, V.; Valls Coquillat, J. (2019). FPGA implementation of a 10 GS/s variable-length FFT for OFDM-based optical communication systems. Microprocessors and Microsystems. 64:195-204. https://doi.org/10.1016/j.micpro.2018.12.002S1952046

A 4096-Point Radix-4 Memory-Based FFT Using DSP Slices

This brief presents a novel 4096-point radix-4 memory-based fast Fourier transform (FFT). The proposed architecture follows a conflict-free strategy that only requires a total memory of size N and a few additional multiplexers. The control is also simple, as it is generated directly from the bits of a counter. Apart from the low complexity, the FFT has been implemented on a Virtex-5 field programmable gate array (FPGA) using DSP slices. The goal has been to reduce the use of distributed logic, which is scarce in the target FPGA. With this purpose, most of the hardware has been implemented in DSP48E. As a result, the proposed FPGA is efficient in terms of hardware resources, as is shown by the experimental results.Funding Agencies|Swedish ELLIIT Program</p

Diseño e implementación de técnicas de sincronización, estimación e igualación de canal para PLC

Los sistemas de comunicaciones PLC (Power Line communications) han despertado en los últimos años un gran interés investigador, existiendo ya algunas propuestas comerciales para conectividad multimedia en el hogar, y están jugando un papel importante en el desarrollo de las redes de distribución inteligentes de energía (Smart Grids). Al mismo tiempo han supuesto un cambio en la sociedad actual, siendo uno de los medios más importantes para proporcionar soporte de banda ancha para la transmisión de datos. El hecho de tratarse de un medio con un coste muy bajo de instalación al utilizar la red eléctrica ya existente en la mayoría de entornos públicos interiores (edificios, viviendas, fábricas, industrias, etc.) es una de sus principales ventajas. El canal PLC presenta ciertas particularidades, como son el fuerte desvanecimiento selectivo en frecuencia, la mayor duración efectiva del canal, así como la caracterización del ruido del canal en ruido de fondo y en tres tipos de ruido impulsivo. El estándar IEEE 1901-2010 propone el uso de Wavelet-OFDM como técnica de acceso al medio. Esta técnica permite mejorar la eficiencia espectral del sistema al definir mejor en frecuencia las subportadoras y, por tanto, reduce las emisiones fuera de la banda de emisión. Wavelet-OFDM introduce un filtrado por cada subportadora tras la DCT-IV, conocido como filtro prototipo. Este filtrado hace que símbolos consecutivos se solapen en el dominio del tiempo. El primer objetivo de la tesis es proponer un algoritmo robusto de sincronismo temporal en sistemas PLC de banda ancha, empleado como técnica de acceso al medio Wavelet-OFDM. Dicho algoritmo propone el uso de conjuntos complementarios de secuencias multinivel como símbolo piloto, debido a las propiedades óptimas de correlación que presentan éstas, haciendo posible realizar una sincronización precisa en el receptor. En segundo lugar, se analizan posibles métodos de igualación y estimación de canal para compensar los efectos que se introducen en la transmisión PLC. Para ello es necesario el estudio de diversas técnicas de transmisión, como la inserción del prefijo cíclico y el zero-padding, para seleccionar la que mejor se ajuste a las especificaciones. Al igual que antes para el sincronismo, los algoritmos propuestos para estimación e igualación de canal se basan en el empleo de secuencias Zadoff-Chu como símbolos piloto en los preámbulos de la transmisión PLC. Finalmente, se presenta una arquitectura eficiente basada en FPGAs (Field-Programmable Gate Arrays) para la implementación en tiempo real del algoritmo de sincronismo propuesto, junto con otra para la estimación e igualación del canal, susceptibles de ser integradas en un hipotético receptor PLC que emplea como técnica de acceso al medio Wavelet-OFDM