A combination of capillary and dielectrophoresis-driven assembly methods for wafer scale integration of carbon-nanotube-based nanocarpets

The wafer scale integration of carbon nanotubes (CNT) remains a challenge for electronic and electromechanical applications. We propose a novel CNT integration process relying on the combination of controlled capillary assembly and buried electrode dielectrophoresis (DEP). This process enables us to monitor the precise spatial localization of a high density of CNTs and their alignment in a pre-defined direction. Large arrays of independent and low resistivity (4.4 x 10-5 omega m) interconnections were achieved using this hybrid assembly with double-walled carbon nanotubes (DWNT). Finally, arrays of suspended individual CNT carpets are realized and we demonstrate their potential use as functional devices by monitoring their resonance frequencies (ranging between 1.7 and 10.5 MHz) using a Fabry–Perot interferometer

Silicon dry oxidation kinetics at low temperature in the nanometric range: Modeling and experiment

Kinetics of silicon dry oxidation are investigated theoretically and experimentally at low temperature in the nanometer range where the limits of the Deal and Grove model becomes critical. Based on a fine control of the oxidation process conditions, experiments allow the investigation of the growth kinetics of nanometric oxide layer. The theoretical model is formulated using a reaction rate approach. In this framework, the oxide thickness is estimated with the evolution of the various species during the reaction. Standard oxidation models and the reaction rate approach are confronted with these experiments. The interest of the reaction rate approach to improve silicon oxidation modeling in the nanometer range is clearly demonstrated

Low temperature tunneling current enhancement in silicide/Si Schottky contacts with nanoscale barrier width

The low temperature electrical behavior of adjacent silicide/Si Schottky contacts with or without dopant segregation is investigated. The electrical characteristics are very well modeled by thermionic-field emission for non-segregated contacts separated by micrometer-sized gaps. Still, an excess of current occurs at low temperature for short contact separations or dopant-segregated contacts when the voltage applied to the device is sufficiently high. From two-dimensional self-consistent non-equilibrium Green's function simulations, the dependence of the Schottky barrier profile on the applied voltage, unaccounted for in usual thermionic-field emission models, is found to be the source of this deviation

Bois mort, micro-habitats et cie : Quels déterminants locaux pour les coléoptères saproxyliques

Bois mort, micro-habitats et cie : Quels déterminants locaux pour les coléoptères saproxylique

De l’ingénierie de contacts métalliques aux transistors 3D à grille entourante : Architectures alternatives pour MOS nanométriques

Pas de resumesLors des 40 dernières années, la technologie CMOS a permis une véritable révolution dans le traitement de l’information, sans cesse amélioré grâce à la diminution continue des dimensions des composants. L’évolution récente a conduit à la réduction des dimensions critiques des transistors tendant vers des points de blocage (rapidité, mécanismes physiques régis par des effets de surface, perte de contrôle électrostatique…) imposant des efforts accrus pour faire émerger des solutions technologiques alternatives. Dans ce contexte, deux architectures particulières seront présentés : (i) transistors MOS à contacts source/drain métalliques permettant un fonctionnement limitant les chutes de tension au niveau des zones d’accès et (ii) des transistors à nanofils à une grille enrobante offrant un contrôle électrostatique du canal optimal tout en minimisant l’encombrement. Dans un deuxième temps, des perspectives de recherche seront déclinées sous deux axes : (i) transistors 3D à nanofils III-V pour des applications faiblement énergivores pour les noeuds technologiques sub-7nm et (ii) dispositifs à nanofils pour les applications de détection biochimiques

Élaboration et caractérisation de transistors MOS Schottky en régime nanométrique

Lors des 40 dernières armées, la technologie CMOS a permis une véritable révolution dans le traitement de l'information, sans cesse améliorée grâce à la diminution continue des dimensions des composants. L'architecture source/drain (S/D), au même titre que celle liée à la grille, est un challenge énorme pour la réalisation des générations de longueur de grille inférieure à 40 nm. Afin de poursuivre la miniaturisation des composants CMOS, il existe un regain d'intérêt pour de nouveaux dispositifs, motivé par les graves limitations auxquelles sont confrontées les architectures actuelles (résistances d'accès par ex.). Dans le cadre de cette thèse, l'architecture S/D classique basée sur l'utilisation de contacts ohmiques sur des zones fortement dopées est remplacée par des contacts de très faible hauteur de barrière Schottky sur un substrat faiblement dopé. Dans un premier temps, une comparaison des performances électriques simulées entre les deux technologies est présentée. Un premier volet est consacré à l'étude du contact Schottky à très faibles hauteurs de barrière. Théoriquement, la modélisation du courant dans un tel contact doit prendre en compte à la fois l'émission thermo-électronique, l'émission de champ et l'effet d'abaissement de barrière. De plus, l'extraction de cette hauteur de barrière par des techniques conventionnelles est très difficile.Une méthode inédite permettant de classer les différents siliciures a été proposée. Expérimentalement, une étude détaillée a été menée sur les siliciures de platine et d'iridium formés à température ambiante, sous ultra vide ou par recuit rapide. Différentes stoechiométries et cinétiques de réactions ont été caractérisées par XPS. Des analyses MET mettent en évidence la présence de grains et la rugosité des interfaces. Les mesures électriques ont consolidé les caractérisations physiques et ont permis de sélectionner les meilleurs siliciures pour la réalisation des contacts S/D du transistor MOS Schottky. Enfin, des siliciurations sur substrat SiGe pseudomorphiques ont révélé que plus la couche était contrainte meilleure était la résistance spécifique de contact. Le deuxième axe d'étude a consisté à réaliser une grille métallique à dimension nanomètrique (20-100 nm) sur substrat SOI. Le choix du métal de grille (tungstène) permet de travailler avec une tension de seuil particulièremcnt bien adaptée pour des dispositifs n-MOS et p-MOS avancés et de ne pas être limité par les températures des traitements thermiques. Un oxyde de grille (SiO2) inférieur à 2 nm offre des courants de fuites qui ne détériorent pas le fonctionnement du transistor. L'utilisation d'une résine électronique négative (HSQ) permet de réaliser des lignes de hautes définitions. Les choix judicieux de la chimie de gravure et des paramètres de l'attaque plasma RIE assure l'obtention de profils de grille verticaux et d'une fin d'attaque parfaitement maîtrisée. L'utilisation d'un nitrure PECVD forme, après gravure anisotrope, dcs espaceurs ultra minces (10nm) sans dégrader le métal de grille. Le procédé d'encapsulation du tungstène assure une parfaite protection contre les gravures chimiques.LILLE1-BU (590092102) / SudocSudocFranceF

Electronic transport mechanisms in scaled gate-all-around silicon nanowire transistor arrays

International audienceLow-frequency noise is used to study the electronic transport in arrays of 14 nm gate length vertical silicon nanowire devices. We demonstrate that, even at such scaling, the electrostatic control of the gate-all-around is sufficient in the sub-threshold voltage region to confine charges in the heart of the wire, and the extremely low noise level is comparable to that of high quality epitaxial layers. Although contact noise can already be a source of poor transistor operation above threshold voltage for few nanowires, nanowire parallelization drastically reduces its impact

Compact Modeling of 3D Vertical Junctionless Gate-all-around Silicon Nanowire Transistors

International audienceThis paper presents a physics based, computationally efficient compact modeling approach for 3D vertical gate-all-around junctionless nanowire transistor (JLNT) arrays designed for future high performance computational logic circuit. The model features an explicit continuous analytical form adapted for a 14 nm channel JLNT technology and has been validated against extensive characterization results on a wide range of JLNT geometry, depicting good accuracy. Finally, preliminary logic circuit simulations have been performed for benchmarking performances of transistor logic circuits, such as inverters and ring oscillators, designed using the developed model

Thin-dielectric-layer engineering for 3D nanostructure integration using an innovative planarization approach

International audienceThree-dimensional (3D) nanostructures are emerging as promising building blocks for a large spectrum of applications. One critical issue in integration regards mastering the thin, flat, and chemically stable insulating layer that must be implemented on the nanostructure network in order to build striking nano-architectures. In this letter, we report an innovative method for nanoscale planarization on 3D nanostructures by using hydrogen silesquioxane as a spin-on-glass (SOG) dielectric material. To decouple the thickness of the final layer from the height of the nanostructure, we propose to embed the nanowire network in the insulator layer by exploiting the planarizing properties of the SOG approach. To achieve the desired dielectric thickness, the structure is chemically etched back with a highly diluted solution to control the etch rate precisely. The roughness of the top surface was less than 2 nm. There were no surface defects and the planarity was excellent, even in the vicinity of the nanowires. This newly developed process was used to realize a multilevel stack architecture with sub-deca-nanometer-range layer thickness