Real-time implementation of sorting algorithms in intelligent transport applications based on the HLS high-level synthesis tool

Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol.Intelligent transport systems play an important role in minimizing accidents, traffic congestion, and air pollution. Among these systems, we mention the avionics domain, which uses in several cases the sorting algorithms, which are one of the important operations for real-time embedded applications. However, technological evolution is moving towards more and more complex architectures to meet the application requirements. In this respect, designers find their ideal solution in reconfigurable computing, based on heterogeneous CPU / FPGA architectures that house multi-core processors (CPUs) and FPGAs that offer high performance and adaptability to real-time constraints. Of the application. The main objective of my work is to develop hardware implementations of sorting algorithms on the heterogeneous CPU / FPGA architecture by using the high-level synthesis tool to generate the RTL design from the behavioral description. This step requires additional efforts on the part of the designer in order to obtain an efficient hardware implementation by using several optimizations with different use cases: software, optimized and nonoptimized hardware and for several permutations / vectors generated using the generator pf permutation based on Lehmer method. To improve performance, we calculated the runtime, standard deviation and resource number used for sorting algorithms by considering several data sizes ranging from 8 to 4096 items. Finally, we compared the performance of these algorithms. This algorithm will integrate the applications of decision support, planning the flight plan

Implémentation temps réel des algorithmes de tri dans les applications de transports intelligents en se basant sur l'outil de synthèse haut niveau HLS

Intelligent transport systems play an important role in minimizing accidents, traffic congestion, and air pollution. Among these systems, we mention the avionics domain, which uses in several cases the sorting algorithms, which are one of the important operations for real-time embedded applications. However, technological evolution is moving towards more and more complex architectures to meet the application requirements. In this respect, designers find their ideal solution in reconfigurable computing, based on heterogeneous CPU / FPGA architectures that house multi-core processors (CPUs) and FPGAs that offer high performance and adaptability to real-time constraints. Of the application. The main objective of my work is to develop hardware implementations of sorting algorithms on the heterogeneous CPU / FPGA architecture by using the high-level synthesis tool to generate the RTL design from the behavioral description. This step requires additional efforts on the part of the designer in order to obtain an efficient hardware implementation by using several optimizations with different use cases: software, optimized and nonoptimized hardware and for several permutations / vectors generated using the generator pf permutation based on Lehmer method. To improve performance, we calculated the runtime, standard deviation and resource number used for sorting algorithms by considering several data sizes ranging from 8 to 4096 items. Finally, we compared the performance of these algorithms. This algorithm will integrate the applications of decision support, planning the flight plan.Les systèmes de transports intelligents jouent un rôle important dans la minimisation des accidents, embouteillage, et la pollution d’air. Parmi ces systèmes, nous citons le domaine avionique qui utilise dans plusieurs cas les algorithmes de tri qui sont l’une des opérations importante pour des applications embarquées temps réels. Cependant, l’évolution technologique tend vers des architectures de plus en plus complexes pour répondre aux exigences applicatives. À cet égard, les concepteurs trouvent leur solution idéale dans l’informatique reconfigurable, basée sur des architectures hétérogènes CPU/FPGA qui abritent des processeurs multi-core (CPU) et des FPGAs qui offrent de hautes performances et une adaptabilité aux contraintes temps-réel de l’application. L’objectif principal de mes travaux est de développer une implémentions matérielle des application de transports intelligents (algorithme de planification de plan de vol A*)et les algorithmes de tri sur l’architecture hétérogène CPU/FPGA en utilisant l’outil de synthèse haut niveau pour générer le design RTL à partir de la description comportementale. Cette étape nécessite des efforts supplémentaires de la part du concepteur afin d'obtenir une implémentation matérielle efficace en utilisant plusieurs optimisations avec différents cas d’utilisation : logiciel, matérielle optimisé et non optimisé et aussi pour plusieurs permutations/vecteurs générer à l’aide d’un générateur de permutation basé sur Lehmer. Pour améliorer les performances, nous avons calculés le temps d’exécution, l’écart type et le nombre de ressource utilisé pour les algorithmes de tri en considérant plusieurs tailles de données varient entre 8 et 4096 éléments. Finalement, nous avons comparé les performances de ces algorithmes. Cet algorithme sera intégrer les applications d’aide à la décision, planification du plan de vol

Sorting Algorithms on ARM Cortex A9 Processor

International audienceSorting is considered as one of the most well-known problems in the computer world. It is a common process among several application areas, such as real time decision support systems and intelligent transport applications. In this paper, we propose a software implementation for different sorting algorithms, such as InsertionSort, QuickSort, HeapSort, ShellSort, MergeSort and TimSort on the Zynq Zedboard platform. In addition, the performance of the different algorithms are compared in terms of averages and standard-deviation of computational time, energy consumption and stability. As demonstrated by the experimental results, the ShellSort is 42.1% faster and can even reach 72% when running on the ARM Cortex A9 processor mainly if the number of elements (n) to be sorted is greater than 64. Otherwise, TimSort is the best algorithm. Also, ShellSort is the best algorithm in terms of standard-deviation of computational times and energy consumption