7 research outputs found
๊ณต์ ๋ณ์ด๋ฅผ ๊ณ ๋ คํ 3์ฐจ์ ์ง์ ํ๋ก ์ค๊ณ ๋ฐ ํจํค์ง ๊ธฐ๋ฒ
ํ์๋
ผ๋ฌธ (๋ฐ์ฌ)-- ์์ธ๋ํ๊ต ๋ํ์ : ์ ๊ธฐยท์ปดํจํฐ๊ณตํ๋ถ, 2014. 2. ๊นํํ.As CMOS scaling down, The control of variation in chip performance (i.e. speed
and power) becomes highly important to improve the chip yield. The increased variation
of chip performance demands additional design efforts such as the increase of
guard-band or longer design turnaround time (TAT), which cause degradation of both
chip performance and economic profit. Meanwhile, through-silicon via (TSV) based
3D technology has been regarded as the promising solution for long interconnect wire
and huge die size problem. Since a 3D IC is manufactured by stacking multiple dies
which are fabricated in different wafers, integration of the dies that have far different
process characteristic can enlarge the difference of device performance on different
dies within a single chip. In this dissertation, we analyze the effect of on-package
(within-chip) variation on 3D IC and presents effective methods to mitigate the onpackage
variation. First, a parametric yield improvement method is presented to resolve
the mismatches of dies having different process characteristic. Comprehensive
3D integration algorithms considering post-silicon tuning technique is developed for
the multi-layered 3D IC. Then, we show that a careful clock edge embedding in 3D
clock tree can greatly reduce the impact of on-package variation on 3D clock skew
and propose a two-step solution for the problem of on-package variation-aware layer
embedding in 3D clock tree synthesis. In summary, this dissertation presents effective
3D integration method and 3D clock tree synthesis algorithm for process-variation tolerant
3D IC designs.Abstract i
Contents ii
List of Figures iv
List of Tables vii
1 Introduction 1
1.1 Process Variation in 3D ICs . . . . . . . . . . . . . . . . . . . . . . . 1
1.2 Contributions of This Dissertation . . . . . . . . . . . . . . . . . . . 6
2 Post-silicon Tuning Aware Die/WaferMatching Algorithms for Enhancing
Parametric Yield of 3D IC Design 7
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 Preliminaries . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.3 The Die-to-Die Matching Problem and Proposed Algorithm Considering
Body Biasing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3.1 Motivation and Problem Definition . . . . . . . . . . . . . . 13
2.3.2 The Proposed Die-to-Die Matching Algorithm . . . . . . . . 15
2.4 TheWafer-to-Wafer Matching Problem and Proposed Algorithm Considering
Body Biasing . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.4.1 Problem Definition and The Proposed Wafer-to-Wafer Matching
Algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . 18
2.5 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.6 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
3 Edge Layer Embedding Algorithm for Mitigating On-Package Variation
in 3D Clock Tree Synthesis 32
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.2 Problem Definitions and Motivation . . . . . . . . . . . . . . . . . . 35
3.3 The Proposed Algorithm for On-Package Variation Aware Edge Embedding
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.3.1 Algorithm for Maximizing Layer Sharing of Edges . . . . . . 39
3.3.2 Refinement: Partial Edge Embedding on Layers . . . . . . . . 47
3.3.3 Clock Tree Routing and Buffer Insertion . . . . . . . . . . . . 49
3.4 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . 52
3.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
4 Conclusion 64
4.1 Chapter 2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.2 Chapter 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
Abstract in Korean 72Docto
๊ตํ๋ถ์ด์ ์ฌ์ฐ๊ท์๊ด๊ณ
ํ์๋
ผ๋ฌธ(์์ฌ) --์์ธ๋ํ๊ต ๋ํ์ :๋ฒํ๊ณผ,2007.Maste
Utilization of Buffer Insertion for Timing Optimization in High-level Synthesis
ํ์๋
ผ๋ฌธ(์์ฌ) --์์ธ๋ํ๊ต ๋ํ์ :์ ๊ธฐ. ์ปดํจํฐ๊ณตํ๋ถ,2009.8.Maste
2009๋๊ณ ๊ธ๋ก์ปฌ๋์ ํฌ๋ผ ํ์ ์ธ๋ฏธ๋ ๊ณํ
โก ๊ฐย ย ย ์
ย โ ๋ ยท ๊ณณ : 2009. 12. 2(์) 16:00,
ย ย ย ย ย ย ย ย ย ย ย ์ถฉ๋จ๋ฐ์ ์ฐ๊ตฌ์ํ์์ค(์ถฉ๋จ๊ณต์ฃผ์ ๊ธํฅ๋ ์์ฌ)
ย โ ์ฐธ์์ธ์ : ํฌ๋ผํ์(ํ์ ํ๋ฐ์ฌ๋๋ฌธ) ๋ฐ ๊ด๋ จ ๊ณต๋ฌด์ ๋ฑ 50๋ช
ย โ ์ฃผย ย ย ์ต : ๊ธ๋ก์ปฌ ๋์ ํฌ๋ผโค์ถฉ๋จ๋ฐ์ ์ฐ๊ตฌ์
ย โ ์ฐจย ย ย ๋ : ์ถฉ๋จ๋์ฒญ์์ 45์ธ์นํ์กฐ
ย โ ์ถย ย ย ๋ฐ : ๋น์ผ ์คํ3์(๋์ ๋์๋ฌธ์์ถ๋ฐ โ ๋์ ๋๋์ฐ์บ ํผ์ค๊ฒฝ์ โ ๊ณต์ฃผ๋์ฐฉ)
ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ย ( 15 : 00 ) ย ย ย ย ย ย ย ย ย ( 15 : 20 )ย ย ย ย ย ย ย ( 16 : 00 )ย ย
- ์ดํ ์๋ตใ๊ธ๋ก์ปฌ๋์ ํฌ๋ผใํ์ ์ธ๋ฏธ๋ ๊ณํ
๏ฟญ์ฃผ์ 1.์ง์ญ์ฌํ๋ฅผ ์ํ ๋
น์์ฑ์ฅ
2.์ธ์ข
์ ๊ฑด์ค์ ํตํ ์ถฉ๋จ ๋์ ์์ ๋ฐ์ ๋ฐฉํฅ
๏ฟญ๋ฐํ์ ๋๋๋ํ ๋ฐ์๋ ๋ฐ์ฌ
๋ฐฐ์ฌ๋ํ (์๊ตฌ์ฒญ ์ํ์ง์๊ตญ์ฅ) ์ฅ์ข
ํ ๋ฐ์ฌ
๏ฟญ์ฌํ์ 1๋ถ ์ฌํ์ - ๋จ๊ถ๋ฐ์ฌ
2๋ถ ํ ๋ก ์ฌํ์ - ๋จ ์ค๋ฐ์ฌ
๏ฟญํ ๋ก ์ ์ด์์๋ฐ์ฌ, ์ก๊ธฐ์๋ฐ์ฌ, ๋ฐฑ๋ช
์๋ฐ์ฌ, ์ํ๊ท ๋ฐ