Low-loss highly tolerant flip-chip couplers for hybrid integration of Si3N4 and polymer waveguides

In this letter, low-loss and highly fabrication-tolerant flip-chip bonded vertical couplers under single-mode condition are demonstrated for the integration of a polymer waveguide chip onto the Si3N4/SiO2 passive platform. The passively aligned vertical couplers have a lateral misalignment between polymer and Si3N4 waveguide cores of ±1.25 μm. Low-loss operation has been experimentally demonstrated over a wide spectral window of 1480-1560 nm, with measured coupler losses below 0.8 dB for Si3N4 taper angles below 1.2°, in good agreement with the calculated values. Furthermore, thermal shock test results show less than 0.1 dB degradation, indicating a robust coupling performance

Chip-to-chip interconnect for 8-socket direct connectivity using 25Gb/s O-band integrated transceiver and routing circuits

We present an O-band Chip-to-Chip Interconnect for 8-socket direct connectivity exploiting a Si-based Ring Modulator and a packaged PD-TIA connected over a Si-based 8×8 AWGR routing module. Eight routing scenarios are experimentally demonstrated at 25Gb/s revealing error-free operation

400 Gb/s silicon photonic transmitter and routing WDM technologies for glueless 8-socket chip-to-chip interconnects

Arrayed Waveguide Grating Router (AWGR)-based interconnections for Multi-Socket Server Boards (MSBs) have been identified as a promising solution to replace the electrical interconnects in glueless MSBs towards boosting processing performance. In this article, we present an 8-socket glueless optical flat-topology Wavelength Division Multiplexing (WDM)-based point-to-point (P2P) interconnect pursued within the H2020 ICT project ICT-STREAMS and we report on our latest achievements in the deployment of the constituent silicon (Si)-photonic transmitter and routing building blocks, exploiting experimentally obtained performance metrics for analyzing the 8-socket chip-to-chip (C2C) connectivity in terms of throughput and energy efficiency. We demonstrate an 8-channel WDM Si-photonic microring-based transmitter (Tx) capable of providing 400 (8 x 50) Gb/s non-return-to-zero (NRZ) Tx capacity and an 8 x 8 Coarse-WDM (CWDM) Si-AWGR with verified cyclic data routing capability in O-band. Following an overview of our recently demonstrated crosstalk (XT)-aware wavelength allocation scheme, that enables fully-loaded AWGR-based interconnects even for typical sub-optimal XT values of silicon integrated CWDM AWGRs, we validate the performance of a full-scale 8-socket interconnect architecture through physical layer simulations exploiting experimentally-verified simulation models for the underlying Si-photonic Tx and routing circuits. This analysis reveals a total aggregate capacity of 1.4 Tb/s for an 8-socket interconnect when operating with 25 Gb/s line-rates, which can scale to 2.8 Tb/s at an energy efficiency of just 5.02 pJ/bit by exploiting the experimentally verified building block performance at 50 Gb/s line. This highlights the perspectives for up to 69% energy savings compared to the standard QuickPath Interconnect (QPI) typically employed in electronic glueless MSB interconnects, while scaling the single-hop flat connectivity from 4- to 8-socket interconnection systems

A 40 Gb/s chip-to-chip interconnect for 8-socket direct connectivity using integrated photonics

We present an O-band any-to-any chip-to-chip (C2C) interconnection at 40 Gb/s suitable for up to 8-socket direct connectivity in multi-socket server boards, utilizing integrated low-energy photonics for the transceiver and routing functions. The C2C interconnect exploits an Si-based ring modulator as its transmitter and a co-packaged photodiode/transimpedance amplifier enabled receiver interconnected over an 8 x 8 Si-based arrayed waveguide grating router, allowing for a single-hop flat-topology interconnection between eight nodes. A proof-of-concept demonstration of the C2C interconnect is presented at 25 and 40 Gb/s for eight possible routing scenarios, revealing clear eye diagrams at both data rates with extinction ratios of 4.8 +/- 0.3 and 4.38 +/- 0.31 dB, respectively, among the eight routed signals

Optical peripheral circuits for high-speed WDM-enabled optical RAMs

Recently, significant research demonstrations in photonic technology have been reported such as the optical memory implementations. In the near future, optical memories will probably replace their electronic counterparts, since they can offer many advantages in terms of speed, footprint and power consumption. Although the positive impact of photonic technology in HPC infrastructure is already obvious with both optical memories and optical interconnect implementations, there are still some missing fundamental parts between CPU-Memory that need to be implemented with optics. These peripheral components such as optical row/column decoders are responsible for decoding and routing the optical data to a specific memory location. Their implementation will consist the optical interface that will allow for complete functional 2D optical memory realization. The main objective of this PhD thesis is the design, development and evaluation of all-optical architectures that will be employed in optical memory interface implementation such as optical access gates and row/column decoders. The proposed optical circuits rely on SOA-based implementations to achieve high throughput, low fabrication complexity and low power consumption by exploiting the wavelength division multiplexing (WDM) technique. In this PhD thesis, design and detailed studies of a multiwavelength SOA-based optical access gate were performed at 10Gb/s. This optical switch supports the WDM technique and as a result the power consumption of the optical RAM architecture can be minimized through efficient hardware sharing. In addition, a novel architecture for an all-optical passive 2×4 row decoder is also proposed in this PhD thesis. The all-optical passive 2×4 row decoder is combined with a multiwavelength optical access gate and a passive column decoder to provide full access to a 4×2 optical RAM bank. The proposed architecture was experimentally confirmed at 10Gb/s for two alternative access gates. The second section of the PhD discusses optical memory circuits that exploit a passive optical feedback loop in order to perform bit storing in the optical domain. More specifically, an all-optical Τ flip-flop is demonstrated, relying its operation on an SOA-MZI interferometer and a feedback loop. The same all-optical Τ flip-flop circuit is, then, used in cascade to serve as 2-bit all-optical counter. These circuits can have a critical impact in case of complex optical peripheral implementations such as shift registers and PRBS generators. In that case, many cascaded stages of these circuits should be employed, yielding to multiple SOAs placed in a row. However, the accurate design of an optical system would require a prior study on the optical degradation induced by SOA elements, during the amplification process. On that account, a theoretical study was performed, in the frame of the present PhD thesis, in order to investigate the Deterministic Timing Jitter and Peak power equalization induced by the SOA.Η ανάπτυξη της φωτονικής τεχνολογίας οδήγησε στην υλοποίηση οπτικών μνημών τυχαίας προσπέλασης που μπορούν να χρησιμοποιηθούν σε αντικατάσταση των ηλεκτρονικών αναλόγων τους, προσφέροντας σημαντικά πλεονεκτήματα αναφορικά με την ταχύτητα, το ίχνος επιφάνειας και την κατανάλωση ενέργειας. Αν και με την βοήθεια της φωτονικής τεχνολογίας φαίνεται σταδιακά να αναπτύσσεται η νέα πρωτοποριακή υποδομή των υπερυπολογιστών τόσο σε επίπεδο οπτικών διασυνδέσεων όσο και σε επίπεδο οπτικών μνημών, κάποια βασικά περιφερειακά συστήματα που θα καταστήσουν πλήρως λειτουργική την σύνδεση του επεξεργαστή - οπτικής μνήμης ακόμη απουσιάζουν. Τα περιφερειακά συστήματα μιας οπτικής μνήμης είναι τα βασικά εκείνα στοιχεία που αποτελούν την διεπαφή της μνήμης και είναι υπεύθυνα για ένα πλήθος λειτουργιών όπως αποκωδικοποίηση διευθύνσεων γραμμής/στήλης και έλεγχο πρόσβασης των οπτικών δεδομένων στο οπτικό κελί αποθήκευσης. Το βασικό αντικείμενο της παρούσας διδακτορικής διατριβής είναι ο σχεδιασμός και η μελέτη αμιγώς οπτικών κυκλωμάτων για την ανάπτυξη οπτικής διεπαφής . Τα προτεινόμενα οπτικά κυκλώματα εκμεταλλεύονται τους τεχνολογικά ώριμους οπτικούς ενισχυτές SOA για την επίτευξη υψηλής ρυθμοαπόδοση, χαμηλής κατασκευαστικής πολυπλοκότητα αλλά και χαμηλής κατανάλωσης ενέργειας μέσω της τεχνικής πολυπλεξίας με διαίρεση μήκους κύματος. Στο πλαίσιο της παρούσας διδακτορικής διατριβής, πραγματοποιήθηκε σχεδιασμός και μελέτη μιας οπτικής πολυκυματικής πύλης ελέγχου πρόσβασης στα 10Gb/s, η οποία βασίζεται σε ένα οπτικό ενισχυτή SOA. Επίσης, μελετήθηκε η αρχιτεκτονική ενός οπτικού παθητικού 2×4 αποκωδικοποιητή διευθύνσεων γραμμής σε συνδυασμό με μια οπτική πολυκυματική πύλη ελέγχου πρόσβασης και έναν παθητικό αποκωδικοποιητή διευθύνσεων στήλης. Η οπτική αρχιτεκτονική επιβεβαιώθηκε πειραματικά στα 10Gb/s για δύο διαφορετικές οπτικές πύλες ελέγχου πρόσβασης. Ακόμη, εξετάστηκε το μέγιστο επιτρεπτό μέγεθος των οπτικών αποκωδικοποιητών που παρουσιάζονται μαζί με μια εναλλακτική αρχιτεκτονική για τον οπτικό παθητικό αποκωδικοποιητή διευθύνσεων που επιτρέπει πρόσβαση σε περισσότερες γραμμές της μνήμης με την ίδια κατανάλωση ενέργειας. Επιπλέον, μελετώνται οπτικά κυκλώματα μνήμης που εκμεταλλεύονται έναν παθητικό βρόχο ανάδρασης για να επιτύχουν αποθήκευση στο οπτικό πεδίο. Συγκεκριμένα, παρουσιάζεται ένα οπτικό κύκλωμα Τ flip-flop που αποτελείται από ένα οπτικό συμβολόμετρο SOA-ΜΖΙ μαζί με ένα παθητικό βρόχο ανάδρασης. Στην συνέχεια, εξετάζεται το ίδιο κύκλωμα σε διασύνδεση για την επίτευξη της λειτουργίας ενός 2-bit οπτικού μετρητή. Αυτά τα κυκλώματα μνήμης αποτελούν ιδανικούς υποψηφίους για οπτικές υλοποιήσεις πιο περίπλοκων περιφερειακών συστημάτων, όπως είναι οι καταχωρητές ολίσθησης και οι γεννήτριες ψευδοτυχαίας ακολουθίας bit. Σε μια τέτοια περίπτωση, απαιτείται η διασύνδεση πολλαπλών σταδίων οπτικών ενισχύτων SOΑ και κατ’ επέκταση ο ορθός σχεδιασμός του οπτικού συστήματος προϋποθέτει την μελέτη της υποβάθμισης που εισάγει ο κάθε ενισχυτής SOA στα οπτικά σήματα σε κάθε στάδιο. Για το λόγο αυτό, πραγματοποιήθηκε στα πλαίσια της παρούσας διδακτορικής διατριβής θεωρητική μελέτη για την υποβάθμιση που εισάγει ο SOA στα οπτικά σήματα κατά την διαδικασία ενίσχυσης. Συγκεκριμένα, μελετήθηκε η ντετερμινιστική χρονική ολίσθηση αλλά και οι ιδιότητες της εξίσωσης ισχύος που προκαλεί ο ενισχυτής σε εισερχόμενους ανισοϋψείς οπτικούς παλμούς

Photonic (computational) memories: tunable nanophotonics for data storage and computing

Partial funding for Open Access provided by the UMD Libraries' Open Access Publishing Fund.The exponential growth of information stored in data centers and computational power required for various data-intensive applications, such as deep learning and AI, call for new strategies to improve or move beyond the traditional von Neumann architecture. Recent achievements in information storage and computation in the optical domain, enabling energy-efficient, fast, and high-bandwidth data processing, show great potential for photonics to overcome the von Neumann bottleneck and reduce the energy wasted to Joule heating. Optically readable memories are fundamental in this process, and while light-based storage has traditionally (and commercially) employed free-space optics, recent developments in photonic integrated circuits (PICs) and optical nano-materials have opened the doors to new opportunities on-chip. Photonic memories have yet to rival their electronic digital counterparts in storage density; however, their inherent analog nature and ultrahigh bandwidth make them ideal for unconventional computing strategies. Here, we review emerging nanophotonic devices that possess memory capabilities by elaborating on their tunable mechanisms and evaluating them in terms of scalability and device performance. Moreover, we discuss the progress on large-scale architectures for photonic memory arrays and optical computing primarily based on memory performance.https://doi.org/10.1515/nanoph-2022-008

Fabrication of high-contrast waveguide amplifiers in erbium doped potassium double tungstates

High-contrast waveguides in crystalline potassium double tungstates pave the road towards compact and efficient on-chip amplifiers. In this work, the design and fabrication of erbium doped high contrast potassium double tungstates waveguides will be described