Pulse mode of operation : a new booster of TEG, improving power up to X2.7 : to better fit IoT requirements

Internet of Things (IoT) is becoming the new driver for semiconductor industry and the largest electronic market ever seen. The number of IoT nodes is already many times larger than the human population and is continuously growing. It is thus mandatory that IoT nodes become self-supplying with energy harvested from environment since periodic exchange of batteries in such a huge number of units (often located in inaccessible places e.g. industrial environment or elements of constructions) is impractical and soon will be simply impossible. Photovoltaic generators may easily harvest energy where light is available, but the IoT nodes often work in dark, hidden locations where the only available energy sources are heat losses. There, ThermoElectric Generators (TEGs) could be the best candidate, if not that if we speak of exploiting heat losses it often means very low temperature differences. This means conditions where TEGs power production drops down dramatically. In this paper we put forward a new idea of TEG's pulse operation that boosts the power production up to X2.7. This extends the domain of applicability of TEGs to lower temperature differences, where conventional TEGs are out of the game. Next, we show that the improvement X2.7 maintains also at larger temperature differences that presents obvious advantages

Développement de modèles pour l'évaluation des performances circuit des technologies CMOS avancées sub-20nm

Depuis la commercialisation du premier circuit intégré en 1971, l'industrie de la microélectronique s'est fixée comme leitmotiv de réduire les dimensions des transistors MOSFETs, en suivant la loi de Moore. Comme indiqué par Dennard, cette miniaturisation améliore automatiquement les performances des transistors. A partir des nœuds 28-22nm, les effets canaux courts sont trop difficiles à contrôler et de nouvelles architectures de transistors sont introduites: FDSOI pour STMicroelectronics, Trigate pour Intel. Dans ce contexte, l'évaluation des performances des technologies CMOS est clé et les travaux de cette thèse proposent de les évaluer au niveau circuit. Des modèles spécifiques d'estimation des paramètres électrostatiques et des capacités parasites sont développés. Ceux-ci sont d'abord utilisés sur des technologies amonts (co-intégration III-V/Ge et intégration 3D) puis sont implémentés en VerilogA pour être utilisés avec les outils conventionnel de CAO. Ceci fournit un modèle compact prédictif et utilisable pour toutes les architectures CMOS, qui est utilisé pour évaluer les performances logiques et SRAM des architectures BULK, FDSOI et Trigate aux nœuds 20nm et 16nm.Since the commercialization of the first integrated circuit in 1971, the microelectronic industry has fixed as an objective to reduce MOSFET transistor dimensions, following Moore's law. As indicated by Dennard, this miniaturization automatically improves device performances. Starting from the 28-22nm technological nodes, short channel effects are to strong and industrial companies choose to introduce new device structure: FDSOI for STMicroelectronics and Trigate for Intel. In such a context, CMOS technology performance evaluation is key and this thesis proposes to evaluate them at circuit level. Specific models for electrostatic parameters and parasitic capacitances for each device structure are developed for each device structure. Those models have first been used to evaluate performances of advanced technologies, such as III-V/Ge co-integration and 3D monolithic integration and have then been implemented in VerilogA to ensure compatibility with conventional CAD tools such as ELDO. This provides a compact model, predictive and usable for each device structure, which has been used to evaluated logic and SRAM performances of BULK, FDSOI and Trigate devices for the 20nm and 16nm technology node.SAVOIE-SCD - Bib.électronique (730659901) / SudocGRENOBLE1/INP-Bib.électronique (384210012) / SudocGRENOBLE2/3-Bib.électronique (384219901) / SudocSudocFranceF

Software controlled low cost thermoelectric energy harvester for ultra-low power wireless sensor nodes

General hardware architecture of an energy-harvested wireless sensor network node (EH-WSN) can be divided into power, sensing, computing and communication subsystems. Interrelation between these subsystems in combination with constrained energy supply makes design and implementation of EH-WSN a complex and challenging task. Separation of these subsystems into distinct hardware modules simplifies the design process and makes the architecture and software more generic, leading to more flexible solutions. From the other hand, tightly coupling these subsystems gives more room for optimizations at the price of increased complexity of the hardware and software. Additional engineering effort could be justified by a smaller, cheaper hardware, and more energy-efficient a wireless sensor node. The aim of this paper is to push further technical and economical boundaries related to EH-WSN by proposing a novel architecture which – by tightly coupling software and hardware of power, computing, and communication subsystems – allows the wireless sensor node to be powered by a thermoelectric generator working with about 1.5°C temperature difference while keeping the cost of all electronic components used to build such a node below 9 EUR (in volume)

Transistors à grilles multiples adaptés à la conception

En technologie MOS sur silicium, les transistors de type "double grille" (DG) sont considérés comme les meilleurs candidats pour les nœuds technologiques 32 et 22 nm de ITRS. Avec l'apparition de différentes architectures (FINFET, TriGate, Planar DG, ...) il est important de concevoir une intégration simple et compatible avec les requêtes circuit. Ce travail de thèse prend en compte les intéractions entre la conception et la technologie afin de définir des technologies tridimensionelles basées sur le module SON ("Silicon On Nothing"). De nouveaux transistors ont été inventés et développés et "ensemble des re sultats morphologiques et électriques sont présentés pour confirmer le potentiel de ces composants en tant que plateforme technologique.GRENOBLE1-BU Sciences (384212103) / SudocSudocFranceF

Nouvelles architectures de mémoires embarquées compatibles CMOS

Les systèmes électroniques embarqués constituent un enjeu majeur de l'industrie microélectronique. Ils sont traditionnellement constitués de cellules mémoires DRAM (Dynamic Random Access Memory) à capacité de stockage co-intégrées avec les fonctions logiques. Néanmoins la viabilité de cette cellule DRAM est fortement remise en jeu pour les générations CMOS (Complementary Metal Oxide Semiconductor) sub-90 nm. Ce travail de thèse contribue à l'évaluation et au développement de cellules mémoires alternatives et innovantes (sans capacité), fonctionnelles aux petites dimensions (10-100 nm). La première partie de ce rapport est dédiée à l'étude de l'effet de substrat flottant observé sur les transistors MOS à triple-caisson. Une modélisation des phénomènes mis en jeux est proposée et vérifiée expérimentalement entre 25 et 100ʿC. Nous démontrons que cet effet est exploitable comme effet mémoire pour les prochaines générations de DRAM embarquées (90-45 nm). Au cours de la seconde partie, les performances d'une architecture inédite, la " bascule DRAM ", sont évaluées du point de vue théorique et son procédé de fabrication est développé.GRENOBLE1-BU Sciences (384212103) / SudocGRENOBLE INP-Phelma (381852301) / SudocSudocFranceF

Conception et fabrication de nouvelles architectures CMOS et étude du transport dans les canaux de conduction ultra minces obtenus avec la technologie SON

Les travaux de cette thèse abordent les différentes problématiques émergeant lorsque la longueur de grille du transistor MOS conventionnel est inférieure à 100nm, ainsi que les solutions permettant de poursuivre la loi de Moore. Dans ce but, nous proposons des nouvelles architectures basées sur la technologie SON dites "SOI localisé", particulièrement adaptées à une réduction extrême des dimensions. Dotées d'un canal de conduction et d'un diélectrique enterré très minces et bien contrôlés, ces architectures offrent un contrôle intégré des effets canaux courts, tout en permettant de co-intégrer sur le même circuit des transistors conventionnels de plus grandes dimensions. Nous évaluons ensuite comment contraintes mécaniques et effets de quantification peuvent améliorer les propriétés du transport dans les canaux de conduction ultra minces. Il ressort que le transistor à canal mince complètement déplété, doté d'une grille métallique et d'un diélectrique de grille à haute permittivité, est une architecture très prometteuse qui permettrait de satisfaire les performances imposées par la loi de Moore jusqu'à des longueurs de grille de 15nm, soit un canal de 5nm d'épaisseur. En parallèle, nous avons développé une architecture PMOS "haute performance" issue de la technologie SON, et basée sur nouveau concept de contrainte mécanique. Des simulations mécaniques ainsi que les notions sur le transport abordées auparavant permettent de comprendre les performances électriques.As the gate length is scaled down below 100nm, the MOS transistor faces serious different issues we analyse and try to overcome in order to keep following the Moore s law. To this end, new "localized SOI" architectures, based on SON (Silicon-On-Nothing) technology, are developed so as to deal with extreme scaling of devices. Featuring a fully depleted thin conduction channel, and a thin buried insulator, these architectures provide an integrated control of short channel effects, while also allowing for total co-integration of standard transistors on the same chip for larger devices. We evaluate then how mechanical strain and quantization effects can improve the transport properties in ultra thin conduction channels. We conclude from this study that a fully depleted transistor featuring a thin channel, a metal gate and a high-K dielectric, is a very promising architecture to satisfy the Moore s law until gate lengths of 15nm, that is, a 5nm-thick channel. In the same time, we developed from the SON technology a "high performance" PMOS architecture based on a new mechanical strain concept. Mechanical simulations and transport insights developed before give the basics to understand the electrical performance.VILLEURBANNE-DOC'INSA LYON (692662301) / SudocSudocFranceF

Recherche et étude de dispositifs à commutation abrupte

LILLE1-BU (590092102) / SudocSudocFranceF