Use of CCD to Detect Terrestrial Cosmic Rays at Ground Level: Altitude vs. Underground Experiments, Modeling and Numerical Monte Carlo Simulation

International audienceIn this work, we used a commercial charge-coupled device (CCD) camera to detect and monitor terrestrial cosmic rays at ground level. Multi-site characterization has been performed at sea level (Marseille), underground (Modane Underground Laboratory) and at mountain altitude (Aiguille du Midi-Chamonix Mont-Blanc at +3,780 m of altitude) to separate the atmospheric and alpha particle emitter's contributions in the CCD response. An additional experiment at avionics altitude during a long-haul flight has been also conducted. Experiment results demonstrate the importance of the alpha contamination in the CCD response at ground level and its sensitivity to charged particles. Experimental data as a function of CCD orientation also suggests an anisotropy of the particle flux for which the device is sensitive. A complete computational modeling of the CCD imager has been conducted, based on a simplified 3D CCD architecture deduced from a reverse engineering study using electron microscopy and physico-chemical analysis. Monte Carlo simulations evidence the major contribution of low energy (below a few MeV) protons and muons in the CCD response. Comparison between experiments and simulation shows a good agreement at ground level, fully validated at avionics altitudes with a much higher particle flux and a different particle cocktail composition

Test et testabilité de structures numériques tolérantes aux fautes

Les technologies submicroniques permettent aujourd'hui la réalisation de circuits intégrés regroupant des milliards de transistors sur une même puce. En prenant aussi en compte la miniaturisation croissante des procédés de fabrication et la complexité des nouveaux circuits intégrés (SoC, SiP), il est de plus en plus difficile de réaliser un circuit intégré sans aucun défaut de fabrication. Par conséquent, le rendement de fabrication des circuits diminue et une diminution de plus en plus importante est à craindre pour les prochaines années. Cette tendance est confirmée par l'ITRS (International Technology Roadmap for Semiconductors) [ITR07]. L'objectif de cette thèse est d'étudier la possibilité de réaliser des structures numériques de tolérance aux fautes afin d'augmenter le rendement de fabrication. En effet, bien que ces structures aient été réalisées pour assurer une certaine sureté de fonctionnement lorsque le système est affecté par des fautes apparaissant pendant l'utilisation du circuit, plusieurs d'entre elles ont la capacité de tolérer aussi des défauts de fabrication. Dans ce manuscrit, un état de l'art sur la tolérance aux fautes est réalisé. Puis, une architecture numérique tolérante aux fautes est choisie pour déterminer sa capacité à augmenter le rendement de fabrication. Il s'agit de l'architecture TMR (Triple Modular Redundancy). Une procédure de test permettant d'évaluer sa tolérance aux fautes est décrite. Une amélioration de l'architecture TMR est ensuite proposée. Cette amélioration consiste à partitionner les modules en plusieurs parties indépendantes. Grâce à cela, les architectures TMR sont suffisamment tolérantes aux défauts de fabrication pour pouvoir améliorer le rendement de fabrication. Le dernier chapitre de ce manuscrit concerne l'utilisation d'architectures TMR dans un contexte SoC. Plus le SoC contient de mémoires, plus la réalisation d'architectures TMR permet d'augmenter le rendement.The actual trends of microelectronic are an increasing number of transistors into a single chip, a decreasing transistors dimensions and a complexity of IC manufacturing (SoC or SiP). Due to all these reasons, the yield of manufactured circuits is lower and lower. This is also the prediction of ITRS (International Technology Roadmap for Semiconductors) [ITR07]. The goal of this thesis consists in studying fault tolerant architectures to improve the yield. These architectures have been designed to tolerate transient or temporary faults but they can also tolerate manufacturing defects and thus increase the yield. This report begins with a state of the art of fault tolerance. Next, we have focused on the well-known fault tolerant architecture: the TMR (Triple Modular Redundancy). We have analyzed the ability of this architecture to tolerate manufacturing defects and the conditions to improve the yield. A test procedure has been described to measure the fault tolerance of TMR architecture. With the help of partitioning techniques, TMR architectures can be improved a lot and the realization of these architectures can improve the yield. Finally, TMR architectures have been studied in a SoC context.MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Test de pannes temporelles dans les circuits programmables de type FPGA-SRAM

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Test faible consommation des circuits munis de chaînes de scan

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Test intégré des circuits digitaux (analyse et génération de séquences aléatoires adjacentes)

MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Test et Fiabilité des Mémoires SRAM

Aujourd'hui, les mémoires SRAM sont faites avec les technologies les plus rapides et sont parmi les éléments les plus importants dans les systèmes complexes. Les cellules SRAM sont souvent conçues en utilisant les dimensions minimales du nœud technologique. En conséquence, les SRAM sont plus sensibles à de nouveaux phénomènes physiques qui se produisent dans ces technologies, et sont donc extrêmement vulnérables aux défauts physiques. Afin de détecter si chaque composant est défectueux ou non, des procédures de test de haut coût sont employées. Différentes questions liées à cette procédure de test sont compilées dans ce document. Un des principaux apports de cette thèse est d'établir une méthode pour définir les conditions environnementales lors de la procédure de test afin de capter des défauts non-déterministe. Puisque des simulations statistiques sont souvent utilisées pour étudier des défauts non-déterministes, une méthode de simulation statistique efficace a été spécialement conçue pour la cellule SRAM. Dans cette thèse, nous traitons aussi la caractérisation de fautes, la caractérisation de la variabilité et la tolérance aux fautes.Nowadays, Static Random Access Memories (SRAM) are made with the fastest technologies and are among the most important components in complex systems. SRAM bit-cell transistors are often designed using the minimal dimensions of the technology node. As a consequence, SRAMs are more sensitive to new physical phenomena that occur in these technologies, and hence are extremely vulnerable to physical defects. In order to detect whether each component is defective or not, high cost test procedures are employed. Different issues related to this test procedure were studied during this thesis, and are compiled in this document. One of the main contributions of this thesis was to establish a method to set the environmental conditions during the test procedure in order to capture non-deterministic faults. Since statistical simulations are often used to deal with non-deterministic faults, an efficient statistical simulation method was specially conceived for the 6 transistors SRAM bit-cell. In this thesis, we equally deal with fault characterization, variability characterization and fault tolerance.MONTPELLIER-BU Sciences (341722106) / SudocSudocFranceF

Scan Cell Ordering for Low Power Scan Testing

International audiencePower consumption during scan testing is becoming a primary concern. In this paper, we present a novel approach for scan cell ordering which significantly reduces the power consumed during scan testing. The proposed approach is based on the use of a two steps heuristic procedure that can be exploited by any chip layout program before flip-flops placement and routing. The proposed approach works for any conventional scan design and offers numerous advantages compared with existing low power scan techniques. Reductions of average and peak power consumption during scan testing are up to 34% and 18% respectively for experimented ISCAS benchmark circuits

An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs

International audienc

An Efficient BIST Architecture for Delay Faults in the Logic Cells of Symmetrical SRAM-Based FPGAs

International audienc

Analyse des capacités de test de générateurs intégrés produisant des vecteurs adjacents

National audienceL'étude présentée ici est une analyse des capacités de détection de pannes associées aux séquences de vecteurs adjacents, produites par deux types de générateurs intégrés. Le principe et la structure de ces deux générateurs, ainsi que l'efficacité des séquences de test produites par chacun d'eux, sont présentés. Cette efficacité est exprimée en terme de couverture de fautes des modèles de collage et de pannes temporelles de chemin