Implementaciones VLSI de cifradores de flujo Trivium de bajo consumo

En toda comunicación de datos se hace necesario proteger y garantizar de una manera adecuada la información enviada a través de cualquier tipo de red para evitar que un observador no autorizado pueda acceder o cambiar la información o suplantar identidades. Estas comunicaciones, cada vez más, se realizan entre dispositivos portables, cuyo funcionamiento con baterías y con limitados recursos de computación imponen importantes condicionantes a los mecanismos de cifrado y autenticación. La necesidad cada vez mayor de hacer segura y privada esta información transmitida entre dispositivos electrónicos portables e inalámbricos está haciendo que el uso de algoritmos criptográficos de bajo consumo de potencia y de recursos (lightweight cryptography) sea muy común hoy en día, y con un futuro muy prometedor sobre todo en el escenario de Internet de las Cosas (IoT: Internet of Things). En esta Tesis se presenta el diseño, implementación y caracterización de cifradores de flujo de bajo consumo de potencia. Para la selección de estos cifradores, nos hemos centrado en las propuestas de cifradores de flujo (stream ciphers) que el Proyecto eSTREAM de la Red Europea de Excelencia en Criptología, ECRYPT (European Network of Excellence in Cryptology) seleccionó como las que presentaban mejores prestaciones en sus implementaciones hardware. Entre ellos se eligió al cifrador Trivium para proponer arquitecturas eficientes en términos de consumo de potencia aplicando la técnica de paralelización en diferentes diseños a nivel lógico. La aplicación de esta técnica y la elección del cifrador Trivium han sido tomadas tras una revisión del estado del arte sobre las implementaciones hardware dentro de los algoritmos criptográficos con bajo consumo de recursos y del consumo de potencia. Se han realizado dos propuestas de cifradores de flujo Trivium con arquitecturas eficientes para bajo consumo denominadas MPLP (Mixed Parallel Low Power) y FPLP (Full Parallel Low Power). Estas propuestas han sido diseñadas y simuladas con uno, dos, ocho y dieciséis bits a la salida para obtener resultados de recursos, área y consumo de potencia. Estos resultados se han comparado con los obtenidos para la versión estándar con los mismos bits de salida. Se han utilizado para estos diseños distintas librerías de celdas estándar de diferentes tecnologías de fabricación de circuitos integrados y de dispositivos programables, FPGA. Como tecnologías ASIC se han usado tecnologías submicrónicas y nanométricas, en concreto, 350 nm, 180 nm, 130 nm, y 90 nm. En FPGAs se han utilizado las familias de dispositivos de Xilinx Spartan-3E y Virtex-5. Finalmente, para la verificación experimental, se ha implementado, mandado a fabricar y testado un circuito integrado (ASIC) en una tecnología de 90 nm, que contiene las propuestas de los cifradores Trivium con y sin técnicas de bajo consumo. Estas propuestas incluyen cifradores con salidas de uno, dos, ocho y dieciséis bits, y se han obtenido resultados experimentales de consumo de potencia y otras medidas con el equipo de test de señal mixta Agilent 93000. Como resultado del trabajo realizado se puede sintetizar y destacar como conclusión final que las propuestas de diseño Trivium presentadas mejoran el consumo de potencia de la versión estándar en los casos de uno, dos y ocho bits a la salida. No es así en el caso de dieciséis bits. Con respecto a los recursos empleados, estos crecen significativamente con el aumento del número de bits de salida, aunque las versiones de bajo consumo MPLP y FPLP mantienen una buena relación en los recursos empleados y en el área en las propuestas de un bit y dos bits. Todas las medidas realizadas, tanto por simulación como experimentalmente, avalan los datos de mejora en el consumo, siendo los casos de uno y dos bits de los cifradores Trivium FPLP y MPLP los que mejores resultados ofrecen en su conjunto, mejora que es extraordinariamente importante en el caso de un bit donde se alcanza el 50% manteniendo prácticamente los mismos costes en recursos y prestaciones en velocidad de operación

Low Power Implementation of Trivium Stream Cipher

This paper describes a low power hardware implementation of the Trivium stream cipher based on shift register parallelization techniques. The de-sign was simulated with Modelsim, and synthesized with Synopsys in three CMOS technologies with different gate lengths: 180nm, 130nm and 90 nm. The aim of this paper is to evaluate the suitability of this technique and compare the power consumption and the core area of the low power and standard implemen-tations. The results show that the application of the technique reduces power consumption by more than 20% with only a slight penalty in area and operating frequency.Junta de Andalucía P08-TIC-03674info:eu-repo/grantAgreement/EC/FP5/01867Ministerio de Ciencia e Innovación TEC2010-16870/MI

La validación externa y el rol que desempeña el equipo de pares externos en los procesos de autoevaluación de carreras

Este artículo ofrece una serie de consideraciones por seguir, en la fase final de los procesos de autoevaluación, denominada validación externa o evaluación externa. Por consiguiente, esta fase del proceso es guiada entre otras personas, por un equipo de evaluadores conformado por personal académico y profesional de alto nivel en su disciplina, que participa en la validación externa de carreras. Centrados en el equipo de evaluación externa, el artículo presenta una serie de características y funciones con que éste debe contar, con el propósito de ofrecer un insumo general para todas aquellas personas, que dentro y fuera del país, tengan la intención de conformar un equipo de evaluación externa, como también a todas aquellas que tengan la inquietud por conocer sobre estos temas.   This article offers a series of considerations to follow, in the final phase of the autoevaluation processes, denominated external validation or external evaluation.  Therefore, this phase of the process is guided, among other people, conformed by a high-level crew of academic and professional evaluators in their discipline.    Centered around the team of external evaluation, the article presents a series of characteristics and functions which it must count on, in order to offer general rudiments for all of those who, in and outside the country, may have interest to know about these issues

Effects of buffer insertion on the average/peak power ratio in CMOS VLSI digital circuits

The buffer insertion has been a mechanism widely used to increase the performances of advanced VLSI digital circuits and systems. The driver or repeater used to this purpose has effect on the timing characteristics on the signal on the wire, as propagation delay, signal integrity, transition time, among others. The power concerns related to buffering have also received much attention, because of the low power requirements of modern integrated systems. In the same way, the buffer insertion has strong impact on the reliability of synchronous systems, since the suited distribution of clock requires reduced or controlled clock-skew, being the buffer and wire sizing, a crucial aspect. In a different way, buffer insertion has been also used to reduce noise generation, especially in heavily loaded nets, since the inclusion of buffers help to desynchronize signal transitions. However, the inclusion of buffers of inverters to improve one or more of these characteristics have often negative effect on another parameters, as it happens in the average and peak of supply current. Mainly, the inclusion of a buffer to reduce noise (peak power), via desynchronizing transitions, could introduce more dynamic consumption, but reducing the short-circuit current because of the increment of signal slope. Thus, the average/peak current optimization can be considered a design trade-off. In this paper, the mechanism to obtain an average/peak power optimization procedure are presented. Selected examples show the feasibility of minimizing switching noise with negligible impact on average power consumption.MEC TEC2004-01509 DOCJunta de Andalucía TIC2006-635 Project

Metodologia orientada a la elección de FPGAs con prioridad en el consumo de potencia

En este trabajo se presenta una metodología de diseño orientada a explorar el cada vez más amplio conjunto de FPGAs con el fin de seleccionar la mejor opción. Los parámetros que se utilizan para realizar la exploración son los recursos consumidos, la frecuencia de operación y el consumo de potencia. Sobre este último parámetro, el más difícil de medir, se hace un especial énfasis. Se exploran dos fabricantes (Altera y Xilinx), dos familias diferentes de cada fabricante y dos subfamilias dentro de cada familia, una de la gama alta y otra de la gama baja. Esta exploración se ha realizado implementando dos circuitos que realizan la operación división de números de 64 bits usando dos algoritmos con plena vigencia.España, Ministerio de Educación y Ciencia TEC2007-65105/MICEspaña, Junta de Andalucía TIC-360

Sensor de humedad del suelo de bajo coste para control de regadíos

This paper presents a low-cost system to measure soil humidity for application in irrigation control. It is based in the simultaneous measurement of the real and imaginary parts of the impedance of a volume of soil comprised between two conducting electrodes. The separation of real and imaginary parts allows for an accurate measurement of water contents even in soils with high salinity. An ASIC is being developed which acts as interface between a capacitive probe and a microcontroller. Satisfactory laboratory tests have been completed on a first prototype. The system will be used to reduce the water consumption in agriculture by determining the optimum volume of water to use.Se presenta un sistema de medida de humedad del suelo para aplicaciones en el control de riegos. Basado en la medida de las componentes real e imaginaria de la impedancia presentada por el volumen de suelo comprendido entre dos electrodos, permite determinar de forma fiable el contenido de humedad incluso en suelos salinos. Se está desarrollando un ASIC que actúa como interfase entre una sonda capacitiva y un microcontrolador y se han completado las pruebas de laboratorio sobre un primer prototipo. El sistema será empleado como medidor de humedad de suelo para regadíos, al objeto de decidir el momento y volumen de agua óptimo a emplear en cada turno de riego, minimizando así el consumo de agua.Fondo Europeo para el Desarrollo Regional (FEDER)Programa Nacional de Tecnologías de Información y las Comunicaciones I+

Endogenous transplacental transmission of Neospora caninum during successive pregnancies across three generations of naturally infected sheep

[EN] Endogenous transplacental transmission, which occurs during pregnancy as the result of reactivation of a latent infection in the dam, is the main mechanism of propagation of Neospora caninum within cattle herds. However, the importance of this propagation mechanism has not yet been evaluated in relation to ovine neosporosis. In this study, involving three generations of ewes naturally infected by N. caninum, we demonstrated that endogenous transplacental transmission may also be highly efficient in the ovine host since transmission of infection occurred in 96.6% of gestations and the congenital infection rate ranged between 66.7 and 93%. Nevertheless, parasite burdens decreased gradually in consecutive generations. Reactivation of latent infections had a strong impact on the pregnancy outcome, with high mortality rates recorded in the offspring of the two first generations of ewes (21.4-46.1%). Histological examination of the brain revealed that all aborted foetuses had characteristic lesions of neosporosis (necrotic glial foci) and a few parasite cysts, whereas most stillborn and newborn lambs that died shortly after birth had non-specific lesions (mild glial foci without necrosis) and parasite cysts were more frequent. Microsatellite analysis revealed scarce genetic variability in the N. caninum population, in accordance with a scenario in which infections were of a single origin and were exclusively maintained by clonal propagation through endogenous transplacental transmissionSIThe present study was supported by the Ministerio de Ciencia, Innovación y Universidades of Spain (INIA project RTA2014-00013

Dynamics of Neospora caninum-Associated Abortions in a Dairy Sheep Flock and Results of a Test-and-Cull Control Programme

[EN] Neospora caninum is an apicomplexan parasite that can cause abortions and perinatal mortality in sheep. Although ovine neosporosis has been described worldwide, there is a lack of information about the relationship between N. caninum serostatus and the reproductive performance. In this study, we described the infection dynamics in a dairy sheep flock with an abortion rate up to 25% and a N. caninum seroprevalence of 32%. Abortions were recorded in 36% and 9% of seropositive and seronegative sheep, respectively. Seropositive sheep were more likely to abort twice (OR = 4.44) or three or more times (OR = 10.13) than seronegative sheep. Endogenous transplacental transmission was the main route of transmission since 86% of seropositive sheep had seropositive offspring. Within dams that had any abortion, seropositive sheep were more likely than seronegative ones to have female descendants that aborted (OR = 8.12). The slight increase in seropositivity with the age, the low percentage of animals with postnatal seroconversion or with low avidity antibodies, and the seropositivity of one flock dog, indicated that horizontal transmission might have some relevance in this flock. A control programme based on selective culling of seropositive sheep and replacement with seronegative animals was effective in reducing the abortion rate to 7.2%SIThis study was funded by the Spanish Ministry of Science and Innovation (PID2019- 104713RB-C21). R.S.-S. was funded by the Community of Madrid, Spain (PLATESA2, S2018/BAA- 4370) and M.F.-E. by UCM-Santander/2017 predoctoral grants. L.M. Ortega-Mora and G. Alvarez- Garcia are part of the TOXOSOURCES consortium, supported by funding from the European Union’s Horizon 2020 Research and Innovation programme under grant agreement No 773830: One Health European Joint Programme

Chronic bovine besnoitiosis: histopathological findings and parasite distribution and load in subclinical cases [abstract]

PublishedPoster 50, Apicowplexa 201

Besnoitiosis bovina: Estudio de los factores de riesgo asociados a la infección en una explotación del Pirineo aragonés (abstract)

La Besnoitiosis bovina es una enfermedad parasitaria de carácter reemergente causada por el protozoo Besnoitia besnoiti que en los últimos años ha experimentado un aumento en su prevalencia y una expansión geográfica en Europa (EFSA, 2010).Publishe