Performance y uso de recursos de contadores basados en Linear FeedBack Shift-Registers (LFSRs)

Los contadores conforman un caso muy habitual de máquina secuencial sincrónica, siendo usados en tareas de barrido de memoria, conteo de eventos, generación de retardos, división de frecuencias, etc. En ciertos casos no es condición indispensable que la secuencia de conteo sea natural (0,1,2..), sino sólo que dicha secuencia sea predecible, y en este caso ciertas alternativas (códigos Gray, contadores Johnson, generadores de secuencias pseudo-aleatorios) pueden resultar ventajosas. Este artículo analiza la realización de contadores pseudo-aleatorios usando Linear-Feedback Shift Registers, describe su implementación física usando dispositivos MAX de ALTERA, y compara la performance y uso de recursos resultante en comparación a soluciones basadas en contadores binarios.Digital design II: Programmable devices

Low cost configuration of SRAM based ALTERA devices

During device operation, SRAM based ALTERA devices store configuration data in volatile SRAM cells, therefore that information must be reloaded each time the device powers up. The configuration data to be loaded must be retrieved from some non-volatile source such as special configuration memories or external sources, using different configuration schemes.\nThe use of Configuration devices is very direct and simple, but these benefits are sometimes obscured by its cost, that can get over the cost of the device to be configured. The other configuration methods are a bit more complex and require the use of some I/O pins of an external microprocessor, but they can be useful to attain simple and cheap configuration methods.\nThis paper describes the use of standard, very low cost serial EEPROM memories for configuration, using minimum microprocessor resources, in Passive Serial Configuration mode; in this case, the EEPROM memory can be used not only to store configuration data but also some other non-volatile information required by the microprocessor

Procesamiento y compactación de imágenes en marcas de ganado

Este artículo describe los programas desarrollados para la adquisición y procesamiento de imágenes de marcas de ganado, con el fin de su integración a una base de datos. Los datos digitalizados de cada marca son filtrados en forma interactiva para la eliminación de grafismos indeseados, y la imagen resultante es procesada para almacenarla con el mínimo gasto de memoria. El proceso de compresión se compone de una etapa de esqueletización, una segmentación en ramas, y una etapa final de codificación de cada rama en forma de serie con códigos de largo variable. Además de las máscaras de procesamiento empleadas, que muestran una aplicación convencional de tratamiento de imágenes, este articulo presenta como' novedoso el método desarrollado para el filtrado simultáneo de 16 pixels por vez, exclusivamente por programa, mediante el uso de un procesador convencional.Facultad de Ingenierí

Procesamiento y compactación de imágenes en marcas de ganado

Este artículo describe los programas desarrollados para la adquisición y procesamiento de imágenes de marcas de ganado, con el fin de su integración a una base de datos. Los datos digitalizados de cada marca son filtrados en forma interactiva para la eliminación de grafismos indeseados, y la imagen resultante es procesada para almacenarla con el mínimo gasto de memoria. El proceso de compresión se compone de una etapa de esqueletización, una segmentación en ramas, y una etapa final de codificación de cada rama en forma de serie con códigos de largo variable. Además de las máscaras de procesamiento empleadas, que muestran una aplicación convencional de tratamiento de imágenes, este articulo presenta como' novedoso el método desarrollado para el filtrado simultáneo de 16 pixels por vez, exclusivamente por programa, mediante el uso de un procesador convencional.Facultad de IngenieríaComisión de Investigaciones Científicas de la provincia de Buenos Aire

Diseño de microcontroladores empotrados mediante procesamiento serial: análisis usando FLEX10K para sintetizar un microcontrolador tipo COP8Sax

La incorporación de microcontroladores empotrados dentro de diseños complejos basados en lógica programable ha resultado ser una alternativa de uso habitual cuando, junto con una tarea de elevada performance, es necesario atender la interfase al usuario u otras aplicaciones de baja velocidad como teclados, displays, o bocas de comunicación asincrónicas. La elevada velocidad de operación de las nuevas familias de lógica programable permite considerar nuevas alternativas de diseño, y el uso de procesamiento serial es una de estas nuevas posibilidades. Este artículo describe algunas alternativas de diseño de CPU seriales usando dispositivos de la familia FLEX10K de ALTERA; estos diseños consumen escasos recursos de conexionado, facilitando un ruteado del diseño que permite aprovechar la capacidad remanente dispersa por el chip.When designing high performance digital systems it’s usually needed to solve some slow tasks, such as serial asynchronous channels, keyboard scanning, or display multiplexing; today, embedded standard microcontrollers can be included as a macrofunction inside the FPL (Field Programmable Logic) core to solve these low speed tasks in a sequential way, with lower hardware requirements and gain on versatility. Since hardware is every day faster, new techniques can be used when designing these processors, and serial processing must be considered. This paper describes some alternative design approaches for serial CPUs using ALTERA FLEX10K devices; serial designs require inherent low connectivity and they are easy to route using spare resources of the chip.Facultad de Ingenierí

Towards a field configurable non-homogeneous multiprocessors architecture

Standard microprocessors are generally designed to deal efficiently with different types of tasks; their general purpose architecture can lead to misuse of resources, creating a large gap between the computational efficiency of microprocessors and custom silicon. The ever increasing complexity of Field Programmable Logic devices is driving the industry to look for innovative System on a Chip solutions; using programmable logic, the whole design can be tuned to the application requirements. In this paper, under the acronym MPOC (Multiprocessors On a Chip) we propose some applicable ideas on multiprocessing embedded configurable architectures, targeting System on a Programmable Chip (SOPC) cost-effective designs. Using heterogeneous medium or low performance soft-core processors instead of a single high performance processor, and some standardized communication schemes to link these multiple processors, the “best” core can be chosen for each subtask using a computational efficiency criteria, and therefore improving silicon usage. System-level design is also considered: models of tasks and links, parameterized soft-core processors, and the use of a standard HDL for system description can lead to automatic generation of the final design

Diseño de microcontroladores empotrados mediante procesamiento serial: análisis usando FLEX10K para sintetizar un microcontrolador tipo COP8Sax

When designing high performance digital systems it’s usually needed to solve some slow tasks, such as serial asynchronous channels, keyboard scanning, or display multiplexing; today, embedded standard microcontrollers can be included as a macrofunction inside the FPL (Field Programmable Logic) core to solve these low speed tasks in a sequential way, with lower hardware requirements and gain on versatility. Since hardware is every day faster, new techniques can be used when designing these processors, and serial processing must be considered.\nThis paper describes some alternative design approaches for serial CPUs using ALTERA FLEX10K devices; serial designs require inherent low connectivity and they are easy to route using spare resources of the chip.La incorporación de microcontroladores empotrados dentro de diseños complejos basados en lógica programable ha resultado ser una alternativa de uso habitual cuando, junto con una tarea de elevada performance, es necesario atender la interfase al usuario u otras aplicaciones de baja velocidad como teclados, displays, o bocas de comunicación asincrónicas. La elevada velocidad de operación de las nuevas familias de lógica programable permite considerar nuevas alternativas de diseño, y el uso de procesamiento serial es una de estas nuevas posibilidades.\nEste artículo describe algunas alternativas de diseño de CPU seriales usando dispositivos de la familia FLEX10K de ALTERA; estos diseños consumen escasos recursos de conexionado, facilitando un ruteado del diseño que permite aprovechar la capacidad remanente dispersa por el chip

Procesamiento y compactación de imágenes en marcas de ganado

Este artículo describe los programas desarrollados para la adquisición y procesamiento de imágenes de marcas de ganado, con el fin de su integración a una base de datos. Los datos digitalizados de cada marca son filtrados en forma interactiva para la eliminación de grafismos indeseados, y la imagen resultante es procesada para almacenarla con el mínimo gasto de memoria. El proceso de compresión se compone de una etapa de esqueletización, una segmentación en ramas, y una etapa final de codificación de cada rama en forma de serie con códigos de largo variable. Además de las máscaras de procesamiento empleadas, que muestran una aplicación convencional de tratamiento de imágenes, este articulo presenta como' novedoso el método desarrollado para el filtrado simultáneo de 16 pixels por vez, exclusivamente por programa, mediante el uso de un procesador convencional

Procesamiento y compactación de imágenes en marcas de ganado

Este artículo describe los programas desarrollados para la adquisición y procesamiento de imágenes de marcas de ganado, con el fin de su integración a una base de datos. Los datos digitalizados de cada marca son filtrados en forma interactiva para la eliminación de grafismos indeseados, y la imagen resultante es procesada para almacenarla con el mínimo gasto de memoria. El proceso de compresión se compone de una etapa de esqueletización, una segmentación en ramas, y una etapa final de codificación de cada rama en forma de serie con códigos de largo variable. Además de las máscaras de procesamiento empleadas, que muestran una aplicación convencional de tratamiento de imágenes, este articulo presenta como' novedoso el método desarrollado para el filtrado simultáneo de 16 pixels por vez, exclusivamente por programa, mediante el uso de un procesador convencional.Facultad de Ingenierí