Oscillatory neural network learning for pattern recognition:an on-chip learning perspective and implementation

In the human brain, learning is continuous, while currently in AI, learning algorithms are pre-trained, making the model non-evolutive and predetermined. However, even in AI models, environment and input data change over time. Thus, there is a need to study continual learning algorithms. In particular, there is a need to investigate how to implement such continual learning algorithms on-chip. In this work, we focus on Oscillatory Neural Networks (ONNs), a neuromorphic computing paradigm performing auto-associative memory tasks, like Hopfield Neural Networks (HNNs). We study the adaptability of the HNN unsupervised learning rules to on-chip learning with ONN. In addition, we propose a first solution to implement unsupervised on-chip learning using a digital ONN design. We show that the architecture enables efficient ONN on-chip learning with Hebbian and Storkey learning rules in hundreds of microseconds for networks with up to 35 fully-connected digital oscillators.</p

A Comparative Study of Variability Impact on Static Flip-Flop Timing Characteristics

International audienceWith the event of nanoscale technologies, new physical phenomena and technological limitations are increasing the process variability and its impact on circuit yield and performances. Like combinatory cells, the sequential cells also suffer of variations, impacting their timing characteristics. Regarding the timing behaviors, setup and hold time violation probabilities are increasing. This article aims at comparing a set of representative static flip-flop architectures used in digital designs and at studying their sensitivity to process variations. Clock-to-Q delay, hold time and setup time means and standard deviations are compared for a low power 65nm technology and commented. Then, a study of the hold/setup time failure probabilities according to the flip-flop used in a critical path is given to illustrate their robustness toward process variations

Impact de la variabilité des caractéristiques temporelles des cellules combinatoires et séquentielles sur un opérateur numérique

National audienceL'un des principaux intérêts de la diminution des dimensions du transistor est l'augmentation du rendement. Mais aujourd'hui, avec les technologies nanométriques, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication sur les circuits, pouvant dès lors faire chuter ce même rendement avec des spécifications non tenues. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement sur les bascules. Comme principale réponse face à ce problème, les marges de sécurité sont constamment augmentées, induisant un pessimisme excessif et ne permettant pas d'optimisation efficace. Cet article propose une méthodologie d'étude plus réaliste basée sur le concept d'analyse temporelle statique et statistique (SSTA) et de calcul de probabilités de violation. Les résultats obtenus sur un opérateur arithmétique en technologie 65 nm permettent de mettre en exergue les limitations des techniques actuelles, la nécessité d'adopter d'autres méthodes et le bénéfice de l'utilisation d'outils statistiques pour les technologies futures

Étude des violations de temps d'établissement et de maintien dues aux variations du processus de fabrication dans un opérateur arithmétique

National audienceLa réduction des dimensions des circuits intégrés a toujours été faite au bénéfice de meilleures performances. Mais aujourd'hui, cette réduction s'accompagne d'un impact croissant des variations du processus de fabrication. Au niveau temporel, on peut ramener ces effets à une probabilité plus élevée de violations des temps de maintien et d'établissement au niveau des bascules. Actuellement, comme principale réponse face à ce problème, les marges de sécurité sont augmentées. Cet article propose une méthodologie d'étude basée sur le concept d'analyse statistique temporelle (SSTA) et de calculs de probabilité de violation. Les résultats obtenus, provenant de son application sur un opérateur arithmétique en technologie 65 nm, permettent d'avoir des informations beaucoup plus précises que celles données par les outils existants, permettant dès lors de meilleures optimisations et une baisse du pessimisme introduit par l'utilisation de marges de conception

Contribution a la generation automatique des structures CMOS: determination des criteres de dimensionnement optimal

SIGLEINIST TD 20096 / INIST-CNRS - Institut de l'Information Scientifique et TechniqueFRFranc

VARI Worshop Overview

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Spécial Issue in Journal of Low Power Electronics

International audienceVARI 2010 was the first European workshop on CMOS Variability. The VARI meeting answers to the need to have a European event on variability, where industry and academia meet to discuss. VARI 2010 was organized by LIRMM (Laboratory of Computer Sciences, Robotics and Microelectronics of Montpellier). The objective of VARI was to provide a forum to discuss and investigate the CMOS variability problems in methodologies and tools for the design of upcoming generations of integrated circuits and systems. The technical program focused on timing, performance and power consumption as well as architectural aspects with particular emphasis on modeling, design, characterization, analysis and optimization of variability. A selection of papers on CMOS variability presented at VARI 2010 is included in this special section of JOLPE. The selection of the papers has been done based on the peer reviews of the VARI workshop, the quality of the presentations and the feedback and comments received during and following the workshop. The papers included in this special section are extended and updated versions of the original VARI papers. This special section combines a workshop focusing on CMOS variability for power and power optimization with a journal targeting the same technologies. This will definitely boost the dissemination of the latest research results in the scientific community on power optimizations considering variability

Selected Peer-Reviewed Articles from the 4th European Workshop on CMOS Variability, Karlsruhe, Germany, September 9–11, 2013

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CMOS Circuit Speed Optimization based on Closed form Equation

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Selected Articles from the 5th European Workshop on CMOS Variability, Palma (Mallorca), Spain, September 29–October 1, 2014

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