On-chip Network Based Multiprocessors Design and Its Key Technology Research

大规模片上多核微处理器拥有大量中央处理器（CPU）核，并通过多任务并行的方式使它们协作工作。然而，随着片上CPU核数量的增加，传统总线或者点对点的互联结构已无法满足大量CPU核对通讯结构的面积、功耗以及带宽的需求。同时，作为CPU私有缓存的高速缓存（cache）的数量也随着CPU核数量的增加而增加，传统的cache结构很难满足大量CPU核对cache的低功耗需求。针对上述存在的这些关键技术问题，本论文对大规模片上多核微处理器的低功耗cache技术、片上网络互联技术以及可重构片上网络技术等方面进行了研究。本论文的主要工作内容和创新点如下： （1）为微处理器内存子系统建立功耗模型，分析低功耗ca...Large-scale chip-multiprocessors contain many CPU cores. These CPU cores work tegother to deal with the same task. Given that shared buses scale poorly on performance and P2P links scale poorly on area and energy. With the increasing of the on-chip CPU cores number, the conventional bus or P2P connection are unsuitable for large-scale chip-multiprocessors. On the other side, since chip-multiproces...学位：工学博士院系专业：信息科学与技术学院_微电子学与固体电子学学号：2312010015403

基于Crossbar的多通道DMA控制器设计与实现

本文给出了一种基于Crossbar的多通道DMA控制器的设计方案,它能有效地提高DMA数据传输的效率和减少系统CPU的中断次数,保证多核SOC系统的任务执行效率及传输接口的通信实时性。经FPGA验证表明,所设计的多通道DMA控制器比传统的DMA有更好的效能及性价比