Intégration de capacités verticales débouchantes au sein d'un interposeur silicium

Integrated circuits density never stopped rising since the discovery of the transistor in 1947, through components size shrinking. However, this miniaturization now encounters barriers and reduction of transistor’s gate size alone no longer allows integrated circuits overall performances increase. Therefore, microelectronic industry turned to new heterogeneous integration solutions aiming to develop the diversification of functionalities offered by the circuits. Among these solutions, 3D integration involving stacking several silicon dies on top of each other with the help of Through Silicon Vias (TSV) appears to be promising. Nevertheless, such structures will take times to reach maturity since they require the evolution of the whole industrial ecosystem. A transitional solution in term of technological maturity lies in the use of the interposer: a thinned substrate placed between the high density silicon dies and the Ball Grid Array acting as an integration platform allowing side by side placement of heterogeneous dies as well as high density interconnections. However, the addition of the interposer in the system leads to the increase of the Power Delivery Network impedance. The integration of a decoupling capacitor on the interposer resolves this issue by ensuring power integrity within 3D structures.The objective of this PhD thesis consists in the study of different aspects of a new kind of integrated capacitor within the silicon interposer. This 3D Metal-Insulator-Metal (MIM) capacitor has the particularity to cross over the whole silicon interposer’s thickness and to be co-integrated with TSV.The first step of this new integrated component study has been the definition of an efficient architecture, achieved through a modeling study allowing the influence evaluation of the numerous geometrical and material parameters coming into play. This modeling study pointed out the low ESR and ESL values achievable by the structure (in the m and fH range respectively). Then, the fabrication of the capacitor required the development of innovative process steps allowing the deposition of a MIM stack in deep vias matrices as well as co-integration with TSV. Finally, component performances have been evaluated through the fabrication of a test demonstrator as well as a finites elements electromagnetic simulation campaign. A capacitance density of 20 nF.mm-2 has been reached on this demonstrator, showing an increase up to a factor 6 compared to a planar structure.La densité des circuits intégrés n’a pas cessé d’augmenter depuis la découverte du transistor en 1947, à travers la réduction de la taille de leurs composants. Cependant, cette miniaturisation se heurte aujourd’hui à certaines barrières et la réduction de la longueur de grille des transistors ne permet plus à elle seule l’augmentation des performances globales des circuits intégrés. L’industrie de la microélectronique s’est donc tournée vers de nouvelles solutions d’intégrations hétérogènes visant à développer la diversification des fonctionnalités proposées par les circuits. Parmi ces solutions, l’intégration 3D consistant à empiler plusieurs puces de silicium les unes sur les autres à l’aide de « Through Silicon Vias » (TSV) apparait très prometteuse. Toutefois, de telles structures mettront du temps à atteindre leur maturité puisqu’elles requièrent l’évolution de tout l’écosystème industriel. Une solution intermédiaire en termes de maturité technologique réside dans l’utilisation de l’interposeur : un substrat aminci placé entre les puces haute densité et le « Ball Grid Array » faisant office de plateforme d’intégration permettant le placement côte à côte de puces hétérogènes ainsi que la réalisation d’une forte densité d’interconnexions. Cependant, l’ajout de l’interposeur dans le système a pour effet l’augmentation de l’impédance du réseau de distribution de puissance. L’intégration d’une capacité de découplage au sein de l’interposeur répond à cette problématique en assurant l’intégrité de l’alimentation dans des structures tridimensionnelles.L’objectif de cette thèse de doctorat consiste en l’étude de l’intégration d’un nouveau type de capacité intégrée au sein de l’interposeur silicium. Cette capacité basée sur un empilement Métal-Isolant-Métal (MIM) tridimensionnelle a pour particularité de traverser l’intégralité de l’épaisseur de l’interposeur et d’être co-intégrée avec les TSV.La première étape de l’étude de ce nouveau composant intégré a été la définition d’une architecture performante, réalisée à travers une étude de modélisation permettant l’évaluation de l’influence des nombreux paramètres géométriques et matériaux entrant en jeu. Cette étude a permis de mettre en avant les faibles valeurs d’ESR et d’ESL atteignable par la structure (de l’ordre du m et fH respectivement). Ensuite, la réalisation de la capacité a nécessité le développement de procédés de fabrication innovants permettant le dépôt d’un empilement MIM dans des matrices de vias profonds ainsi que sa co-intégration avec les TSV. Enfin, les performances du composant ont été évaluées à travers la réalisation et la caractérisation d’un démonstrateur de test ainsi qu’une campagne de simulations électromagnétiques par éléments finis. Une densité de capacité de 20 nF.mm-2 a été atteinte sur ce démonstrateur, offrant un gain d’un facteur supérieur à 6 par rapport à une structure planaire

Etude de de l'intégration 3D et des propriétés physiques de nanofils de silicium obtenus par croissance. Réalisation de capacités ultra-denses

The main focus of microelectronic industry has been to increase the number of integrated transistors in each circuit thanks to the device miniaturization. However, due to the increasing manufacturing and development costs combined with the increase of parasitic phenomena in transistors when the dimensions decrease, the microelectronic industry is now focusing on the three-dimensional integration in which strategy, the circuits are stacked. The next step of this tendency will be able to consist in a component stacking inside the same three-dimensional circuit. In this context, the catalyzed CVD grown silicon nanowires are a very promising material since they can be grown with a crystalline structure without any epitaxial relationship. They can also have nanoscale dimensions without any aggressive photolithography step. We report in this thesis, the nanowire integration in high density MOS and MIM capacitors using the high developed surface of a nanowire assembly. This way, we have obtained capacitance densities of 22 µF/cm² and of 9 µF/cm² for MOS and MIM capacitors respectively. In this work, we present how the devices have been designed, fabricated and characterized from the nanowire growth to the complete devices. We have also studied the main steps of the nanowire integration MOS transistors for the interconnects. A guided nanowire growth process has been developed and the interface quality of a low temperature deposited gate stack has been investigated. This study is based on a comparison of MOS capacitor electrical performances between catalyzed and unanalyzed silicon nanowires obtained by selective epitaxial growth. The catalyzed nanowires show a very good interface quality with a gate stack composed of alumina and titanium nitride. The technologies developed in this thesis open new opportunities for the 3D integration of devices on the same chip.STARL'évolution de la microélectronique est rythmée par l'augmentation constante du nombre de transistors intégrés dans chaque circuit grâce à la miniaturisation des dispositifs. Face à des coûts de fabrication et de développement de plus en plus élevés d'une part et à l'apparition de phénomènes parasites de plus en plus importants dans les dispositifs miniaturisés d'autre part, l'industrie se tourne progressivement vers l'intégration tridimensionnelle où les circuits sont empilés. La phase suivante de cette évolution pourra consister en la fabrication de circuits eux-mêmes tridimensionnels avec des composants répartis sur plusieurs niveaux. Dans ce contexte, la croissance catalysée de nanofils par CVD permet d'obtenir des structures cristallines en silicium sans relation d'épitaxie et de dimensions nanométriques sans photolithographie agressive. Nous avons utilisé ces propriétés pour la réalisation de démonstrateurs de capacités MOS et MIM ultra-denses de respectivement 22 µF/cm² et de 9 µF/cm² grâce à l'importante surface déployée par une assemblée de nanofils. Ces valeurs correspondent à des gains en surface appotée par les nanofils de 27,5 et de 16 pour les capacités MOS et MIM. Nous présentons dans ce travail de thèse, le dimensionnement, la fabrication et la caractérisation de ces dispositifs, depuis la croissance des nanofils jusqu'à l'obtention du démonstrateur complet. Nous nous sommes également intéressés aux principales briques technologiques de la fabrication de transistors verticaux à base de nanofils pour les niveaux d'interconnexion. Nous avons pour cela mis au point une technologie de croissance guidée de nanofils et étudié les qualités d'interface de l'empilement d'une grille déposé à basse température sur les nanofils. Cette étude s'appuie sur la comparaison des propriétés électriques de capacités MOS à base de nanofils obtenus par croissance catalysée avec les mêmes nanostructures obtenues par épitaxie sélective. Les nanofils catalysés présentent une très bonne qualité d'interface avec un empilement à base d'alumine et de nitrure de titane. Les technologies mises au point dans cette thèse ouvrent de nouvelles opportunités pour l'intégration tridimensionnelle au sein d'une même puce