Reducing SSD Read Latency via NAND Flash Program and Erase Suspension

Abstract In NAND flash memory, once a page program or block erase (P/E) command is issued to a NAND flash chip, the subsequent read requests have to wait until the timeconsuming P/E operation to complete. Preliminary results show that the lengthy P/E operations may increase the read latency by 2x on average. As NAND flashbased SSDs enter the enterprise server storage, this increased read latency caused by the contention may significantly degrade the overall system performance. Inspired by the internal mechanism of NAND flash P/E algorithms, we propose in this paper a low-overhead P/E suspension scheme, which suspends the on-going P/E to service pending reads and resumes the suspended P/E afterwards. In our experiments, we simulate a realistic SSD model that adopts multi-chip/channel and evaluate both SLC and MLC NAND flash as storage materials of diverse performance. Our experimental results show that the proposed technique achieves a near-optimal performance gain on servicing read requests. Specifically, the read latency is reduced on average by 50.5% compared to RPS and 75.4% compared to FIFO at cost of less than 4% overhead on write requests

플래시메모리 저장장치를 위한 리셋 기반의 읽기 성능 최적화 기법

학위논문 (석사)-- 서울대학교 대학원 : 공과대학 컴퓨터공학부, 2018. 2. 김지홍.본 연구에서는 기존의 읽기 응답시간의 최적화 기법들을 소개하고 기존 기법의 한계를 해결하기 위한 리셋 명령을 제안한다. 또한 기존 기법들과 새롭게 제안하는 리셋 명령을 통합 적용하여 실험을 진행하고 각 기법의 장점과 단점을 비교 분석하였다. 리셋 명령은 읽기 요청이 쓰기/소거가 진행중인 칩을 선점하는데 까지 걸리는 시간이 일시정지에 비하여 빠르지만, 수명을 단축시키는 문제가 존재한다. 따라서 중요한 읽기에 대해서만 선택적으로 적용할 것을 제안하였다. 본 논문에서 제안하는 우선순위 기반 선택적 리셋 기법은 저장장치 내의 가비지 컬렉션 동안에 유효 페이지 읽기와 사용자 읽기가 서로 다른 우선순위를 갖고 실행되는 것에 착안하여, 저장장치 밖의 호스트 시스템에서 유발되는 가비지 컬렉션 읽기와 사용자 읽기에도 서로 다른 우선순위를 부여하여 선택적으로 리셋을 적용하였다. 평가 결과, 쓰기/소거 충돌이 발생하는 모든 사용자 읽기 요청에 리셋을 수행하는 경우와 우선순위 기반으로 선택적 리셋을 적용하는 경우, 평균 읽기 응답시간, 99.99th 읽기 꼬리응답시간, 수명이 각각 9%, 6.9%, 20% 향상되는 것을 확인하였다. 모든 충돌에 대하여 리셋을 수행하는 경우에 비하여 선택적 리셋 기법이 더 좋아지는 이유는 기존에 해결할 수 없었던 읽기 요청 간의 큐 지연시간이 해결되기 때문이다. 또한 저장장치의 수명이 리셋을 전혀 사용하지 않는 경우와 비교하여 단 2.8% 정도의 수명 단축이 발생함을 관찰하였다.제 1 장 서론 1 1.1 연구 배경 1 1.2 연구 동기 6 1.3 연구 기여 9 제 2 장 읽기 응답시간 감소를 위한 기존의 연구 11 2.1 선점 가능한 가비지 컬렉션 11 2.2 소프트웨어 기반 무순서 중첩 실행 스케줄링 기법 12 2.3 쓰기 및 소거 일시정지 /재시작 기법 15 제 3 장 리셋 명령어(Reset Command) 제안 17 3.1 읽기 응답시간 최적화 기법 통합 평가 19 3.2 통합 평가 결과 23   제 4 장 우선순위를 고려한 선택적 리셋 기법 24 4.1 Log-Structured Merge-Tree 기반 시스템 24 4.2 PAReset(Priority-Aware Reset) 구조 26 제 5 장 실험 결과 및 분석 29 5.1 실험 환경 29 5.2 실험 결과 30 제 6 장 결론 33 6.1 결론 33 6.2 향후 연구 36 참고문헌 36 Abstract 37Maste

Programmable flash interface and its application

학위논문 (석사)-- 서울대학교 대학원 공과대학 컴퓨터공학부, 2017. 8. 민상렬.NAND 플래시 메모리는 데이터가 유지되는 비휘발성(Non-volatile) 메모리로 기존 하드 디스크를 대체하는 저장매체로 각광을 받으며 빠르게 발전하여 저장 매체 시장을 점유해 나가고 있다. NAND 플래시 제품이 각광을 받을수록 기술 발전도 빨라지고 새로운 제품 출시도 빨라지고 있지만 통일된 표준 인터페이스가 없기 때문에 NAND 플래시 메모리는 제품마다 조금씩 다른 인터페이스를 가지고 있다. 이러한 환경에서는 NAND 플래시 메모리 제어기의 유연성이 관건이 될 것이며 자칫 오랜 기간 많은 돈을 들여서 개발한 제어기를 짧은 시간밖에 쓸 수 없는 경우가 발생 할 수 있다. 본 논문에서는 서로 다른 인터페이스를 사용하는 상황에서 일관성을 제공하기 위한 방법으로 프로그래밍 가능한 플래시 메모리 인터페이스를 정의하고 이를 FPGA환경을 이용한 NAND 플래시 메모리 제어기로 구현했다. 프로그래밍 가능한 인터페이스는 서로 다른 인터페이스를 갖는 NAND 플래시 메모리 제품에 유연하게 대응할 수 있으며 호스트에 일관성을 제공할 수 있을 것이다. 또한 이러한 유연하고 일관성 있는 인터페이스를 활용하기 위한 응용환경으로 QoS(Quality of Service)기반 공정 대기열 스케줄링을 구현하여 성능과 효과를 검증했다.1. 서론 1 1.1 연구 동기 1 1.2 연구 내용 3 1.3 논문의 구성 4 2. 배경 지식 및 관련 연구 5 2.1 NAND 플래시 메모리 5 2.2 NAND 플래시 메모리 기반 저장 장치 8 2.2.1 플래시 변환 계층 9 2.2.1.1 주소 변환 9 2.2.1.2 쓰레기 수집 10 2.2.1.3 마모 평준화 11 2.2.2 플래시 메모리 스케줄러 12 2.2.2.1 QoS 기반 스케줄링 13 2.2.2.2 하드웨어/소프트웨어 스케줄링 15 2.2.3 플래시 메모리 제어기 16 2.3 플래시 메모리 인터페이스 16 2.3.1 ONFI와 Toggle Mode 인터페이스 17 2.3.2 NAND 플래시 세부 인터페이스 18 2.3.2.1 물리 인터페이스 19 2.3.2.2 메모리 구조 인터페이스 21 2.3.2.3 데이터 인터페이스 24 2.3.2.4 연산 인터페이스 25 2.3.2.5 명령 및 타이밍 인터페이스 26 3. 프로그래밍 가능한 플래시 인터페이스 28 3.1 프로그래밍 가능한 플래시 인터페이스 정의 28 3.1.1 마이크로 코드 포맷 31 3.1.2 마이크로 코드 산술/논리 연산 32 3.1.3 마이크로 코드 분기 연산 33 3.1.4 마이크로 코드 특수 연산 33 3.1.5 마이크로 코드 신호 엔진 명령 34 3.2 제어기 디자인 35 3.2.1 마이크로 코드 실행기 37 3.2.2 마이크로 코드 메모리 37 3.2.3 신호 엔진 37 3.2.4 제어기의 동작 38 3.3 소프트웨어로 구현된 공정 대기열 스케줄링 40 4. 실험 환경 및 평가 44 4.1 실험 환경 44 4.2 실험 평가 46 5. 결론 51 참고문헌 52 Abstract 54Maste

Redesigning Transaction Processing Systems for Non-Volatile Memory

Department of Computer Science and EngineeringTransaction Processing Systems are widely used because they make the user be able to manage their data more efficiently. However, they suffer performance bottleneck due to the redundant I/O for guaranteeing data consistency. In addition to the redundant I/O, slow storage device makes the performance more degraded. Leveraging non-volatile memory is one of the promising solutions the performance bottleneck in Transaction Processing Systems. However, since the I/O granularity of legacy storage devices and non-volatile memory is not equal, traditional Transaction Processing System cannot fully exploit the performance of persistent memory. The goal of this dissertation is to fully exploit non-volatile memory for improving the performance of Transaction Processing Systems. Write amplification between Transaction Processing System is pointed out as a performance bottleneck. As first approach, we redesigned Transaction Processing Systems to minimize the redundant I/O between the Transaction Processing Systems. We present LS-MVBT that integrates recovery information into the main database file to remove temporary files for recovery. The LS-MVBT also employs five optimizations to reduce the write traffics in single fsync() calls. We also exploit the persistent memory to reduce the performance bottleneck from slow storage devices. However, since the traditional recovery method is for slow storage devices, we develop byte-addressable differential logging, user-level heap manager, and transaction-aware persistence to fully exploit the persistent memory. To minimize the redundant I/O for guarantee data consistency, we present the failure-atomic slotted paging with persistent buffer cache. Redesigning indexing structure is the second approach to exploit the non-volatile memory fully. Since the B+-tree is originally designed for block granularity, It generates excessive I/O traffics in persistent memory. To mitigate this traffic, we develop cache line friendly B+-tree which aligns its node size to cache line size. It can minimize the write traffic. Moreover, with hardware transactional memory, it can update its single node atomically without any additional redundant I/O for guaranteeing data consistency. It can also adapt Failure-Atomic Shift and Failure-Atomic In-place Rebalancing to eliminate unnecessary I/O. Furthermore, We improved the persistent memory manager that exploit traditional memory heap structure with free-list instead of segregated lists for small memory allocations to minimize the memory allocation overhead. Our performance evaluation shows that our improved version that consider I/O granularity of non-volatile memory can efficiently reduce the redundant I/O traffic and improve the performance by large of a margin.ope

High-Density Solid-State Memory Devices and Technologies

This Special Issue aims to examine high-density solid-state memory devices and technologies from various standpoints in an attempt to foster their continuous success in the future. Considering that broadening of the range of applications will likely offer different types of solid-state memories their chance in the spotlight, the Special Issue is not focused on a specific storage solution but rather embraces all the most relevant solid-state memory devices and technologies currently on stage. Even the subjects dealt with in this Special Issue are widespread, ranging from process and design issues/innovations to the experimental and theoretical analysis of the operation and from the performance and reliability of memory devices and arrays to the exploitation of solid-state memories to pursue new computing paradigms