2 research outputs found
Formal verification of pipelined microprocessors
Subject of this thesis is the formal verification of pipelined microprocessors.
This includes processors with state of the art schedulers, such as
the Tomasulo scheduler and speculation. In contrast to most of the literature,
we verify synthesizable design at gate level. Furthermore, we prove
both data consistency and liveness. We verify the proofs using the theorem
proving system PVS. We verify both in-order and out-of-order machines.
For verifying in-order machines, we extend the stall engine concept presented
in [MP00]. We describe and implement an algorithm that does the
transformation into a pipelined machine. We describe a generic machine
that supports speculating on arbitraty values. We formally verify proofs
for the Tomasulo scheduling algorithm with reorder buffer.Gegenstand dieser Dissertation ist die formale Verifikation von Mikroprozessoren
mit Pipeline. Dies beinhaltet auch Prozessoren mit aktuellen
Scheduling-Verfahren wie den Tomasulo Scheduler und spekulativer Ausfuehrung.
Im Gegensatz zu weiten Teilen der bestehenden Literatur fuehren
wir die Verifikation auf Gatter-Ebene durch. Des weitern beweisen wir
sowohl Datenkonsistenz als auch eine obere Schranke fuer die Ausfuehrungszeit.
Die Beweise werden mit dem Theorem Beweissystem PVS
verifiziert. Es werden sowohl in-order Maschinen als auch out-of-order
Maschinen verifiziert. Zur Verifikation der in-order Maschinen erweitern
wir die Stall Engine aus [MP00]. Wir beschreiben und Implementieren ein
Verfahren das die Transformation in die "pipelined machine\u27; durchfuehrt.
Wir beschreiben eine generische Maschine die Spekulation auf beliebige
Werte erlaubt. Wir verifizieren die Beweise fuer den Tomasulo Scheduler
mit Reorder Buffer
Formale Verifikation von Mikroprozessoren mit Pipeline
Subject of this thesis is the formal verification of pipelined microprocessors.
This includes processors with state of the art schedulers, such as
the Tomasulo scheduler and speculation. In contrast to most of the literature,
we verify synthesizable design at gate level. Furthermore, we prove
both data consistency and liveness. We verify the proofs using the theorem
proving system PVS. We verify both in-order and out-of-order machines.
For verifying in-order machines, we extend the stall engine concept presented
in [MP00]. We describe and implement an algorithm that does the
transformation into a pipelined machine. We describe a generic machine
that supports speculating on arbitraty values. We formally verify proofs
for the Tomasulo scheduling algorithm with reorder buffer.Gegenstand dieser Dissertation ist die formale Verifikation von Mikroprozessoren
mit Pipeline. Dies beinhaltet auch Prozessoren mit aktuellen
Scheduling-Verfahren wie den Tomasulo Scheduler und spekulativer Ausfuehrung.
Im Gegensatz zu weiten Teilen der bestehenden Literatur fuehren
wir die Verifikation auf Gatter-Ebene durch. Des weitern beweisen wir
sowohl Datenkonsistenz als auch eine obere Schranke fuer die Ausfuehrungszeit.
Die Beweise werden mit dem Theorem Beweissystem PVS
verifiziert. Es werden sowohl in-order Maschinen als auch out-of-order
Maschinen verifiziert. Zur Verifikation der in-order Maschinen erweitern
wir die Stall Engine aus [MP00]. Wir beschreiben und Implementieren ein
Verfahren das die Transformation in die "pipelined machine'; durchfuehrt.
Wir beschreiben eine generische Maschine die Spekulation auf beliebige
Werte erlaubt. Wir verifizieren die Beweise fuer den Tomasulo Scheduler
mit Reorder Buffer