MOSFET ZTC condition analysis for a self-biased current reference design

In this paper a self-biased current reference based on Metal-Oxide-Semiconductor Field Effect Transistor (MOSFET) Zero Temperature Coefficient (ZTC) condition is proposed. It can be imple mented in any Complementary Metal-Oxide-Semiconductor (CMOS) fabrication process and pro vides another alternative to design current references. In order to support the circuit design, ZTC condition is analyzed using a MOSFET model that is continuous from weak to strong inversion, show ing that this condition always occurs from moderate to strong inversion in any CMOS process. The proposed topology was designed in a 180 nm process, operates with a supply voltage from 1.4V to 1.8 V and occupies around 0.010mm2 of silicon area. From circuit simulations our reference showed a temperature coefficient (TC) of 15 ppm/o C from -40 to +85o C, and a fabrication process sensitivity of σ/μ = 4.5% for the current reference, including average process and local mismatch variability analysis. The simulated power supply sensitivity is estimated around 1%/V

A 0.3-1.2V Schottky-Based CMOS ZTC Voltage Reference

A voltage reference based on MOSFETs operated under Zero Temperature Coefficient (ZTC) bias is proposed. The circuit operates in a power supply voltage range from 0.3V up to 1.2V and outputs three different reference voltages using Standard-VT (SVT), Low-VT (LVT), and Zero-VT (ZVT) MOS transistors biased near their ZTC point by a single PTAT current reference. Measurements on 15 circuit samples fabricated in a standard 0.13-µm CMOS process show a worst-case normalized standard deviation (σ/µ) of 3% (SVT), 5.1% (LVT) and 10.8% (ZVT) respectively with a 75% of confidence level. At the nominal supply voltage of 0.45 V, the measured effective temperature coefficients (TCeff) range from 140 to 200 ppm/oC over the full commercial temperature range. At room temperature (25oC), line sensitivity in the ZVT VR is just 1.3%/100mV, over the whole supply range. The proposed reference draws around 5 µW and occupies 0.014 mm2 of silicon area

A 0.6 V Current Reference Based on the MOSFET Forward-Body-Biased ZTC Condition

This work presents a self biased current reference circuit based on the MOSFET Zero Temperature Coefficient (ZTC) condition. To achieve lower supply voltage (VDD) operation, the proposed circuit employs forward body biasing technique to decrease the MOSFET ZTC biasing point. In addition, a body-driven pseudo differential Operational Transconductance Amplifier (OTA) is used to further reduce the minimum supply voltage. From transitor-level simulations, the current reference is predicted to have an Effective Temperature Coefficient (TCeff ) of 65 ppm/oC from -55 to 125 oC and a fabrication sensitivity of s/u= 6.5 %, including process and mismatch variability. The power supply sensitivity is around 0.75 %=V for this new reference

Low temperature sensitivity CMOS transconductor based on GZTC MOSFET condition

Complementary Metal Oxide Semiconductor (CMOS) Transconductors, or Gm cells, are key building blocks to implement a large variety of analog circuits such as adjustable filters, multipliers, controlled oscillators and amplifiers. Usually temperature stability is a must in such applications, and herein we define all required conditions to design low thermal sensitivity Gm cells by biasing MOSFETs at Transconductance Zero Temperature Condition (GZTC). This special bias condition is analyzed using a MOSFET model which is continuous from weak to strong inversion, and it is proved that this condition always occurs from moderate to strong inversion operation in any CMOS fabrication process. Additionally, a few example circuits are designed using this technique: a single-ended resistor emulator, an impedance inverter, a first order and a second order filter. These circuits have been simulated in a 130 nm CMOS commercial process, resulting in improved thermal stability in the main performance parameters, in the range from 27 to 53 ppm/ºC

MOSFET zero-temperature-coefficient (ZTC) effect modeling anda analysis for low thermal sensitivity analog applications

Continuing scaling of Complementary Metal-Oxide-Semiconductor (CMOS) technologies brings more integration and consequently temperature variation has become more aggressive into a single die. Besides, depending on the application, room ambient temperature may also vary. Therefore, procedures to decrease thermal dependencies of eletronic circuit performances become an important issue to include in both digital and analog Integrated Circuits (IC) design flow. The main purpose of this thesis is to present a design methodology for a typical CMOS Analog design flow to make circuits as insensitivity as possible to temperature variation. MOSFET Zero Temperature Coefficient (ZTC) and Transconductance Zero Temperature Coefficient (GZTC) bias points are modeled to support it. These are used as reference to deliver a set of equations that explains to analog designers how temperature will change transistor operation and hence the analog circuit behavior. The special bias conditions are analyzed using a MOSFET model that is continuous from weak to strong inversion, and both are proven to occur always from moderate to strong inversion operation in any CMOS fabrication process. Some circuits are designed using proposed methodology: two new ZTC-based current references, two new ZTC-based voltage references and four classical Gm-C circuits biased at GZTC bias point (or defined here as GZTC-C filters). The first current reference is a Self-biased CMOS Current Reference (ZSBCR), which generates a current reference of 5 A. It is designed in an 180 nm process, operating with a supply voltage from 1.4V to 1.8 V and occupying around 0:010mm2 of silicon area. From circuit simulations the reference shows an effective temperature coefficient (TCeff ) of 15 ppm/oC from 45 to +85oC, and a fabrication process sensitivity of = = 4:5%, including average process and local mismatch. Simulated power supply sensitivity is estimated around 1%/V. The second proposed current reference is a Resistorless Self-Biased ZTC Switched Capacitor Current Reference (ZSCCR). It is also designed in an 180 nm process, resulting a reference current of 5.88 A under a supply voltage of 1.8 V, and occupying a silicon area around 0:010mm2. Results from circuit simulation show an TCeff of 60 ppm/oC from -45 to +85 oC and a power consumption of 63 W. The first proposed voltage reference is an EMI Resisting MOSFET-Only Voltage Reference (EMIVR), which generates a voltage reference of 395 mV. The circuit is designed in a 130 nm process, occupying around 0.0075 mm2 of silicon area while consuming just 10.3 W. Post-layout simulations present a TCeff of 146 ppm/oC, for a temperature range from 55 to +125oC. An EMI source of 4 dBm (1 Vpp amplitude) injected into the power supply of circuit, according to Direct Power Injection (DPI) specification results in a maximum DC Shift and Peak-to-Peak ripple of -1.7 % and 35.8m Vpp, respectively. The second proposed voltage reference is a 0.5V Schottky-based Voltage Reference (SBVR). It provides three voltage reference outputs, each one utilizing different threshold voltage MOSFETs (standard-VT , low-VT , and zero-VT ), all available in adopted 130 nm CMOS process. This design results in three different and very low reference voltages: 312, 237, and 51 mV, presenting a TCeff of 214, 372, and 953 ppm/oC in a temperature range from -55 to 125oC, respectively. It occupies around 0.014 mm2 of silicon area for a total power consumption of 5.9 W. Lastly, a few example Gm-C circuits are designed using GZTC technique: a single-ended resistor emulator, an impedance inverter, a first order and a second order filter. These circuits are simulated in a 130 nm CMOS commercial process, resulting improved thermal stability in the main performance parameters, in the range from 27 to 53 ppm/°C.A contínua miniaturização das tecnologias CMOS oferece maior capacidade de integração e, consequentemente, as variações de temperatura dentro de uma pastilha de silício têm se apresentado cada vez mais agressivas. Ademais, dependendo da aplicação, a temperatura ambiente a qual o CHIP está inserido pode variar. Dessa maneira, procedimentos para diminuir o impacto dessas variações no desempenho do circuito são imprescindíveis. Tais métodos devem ser incluídos em ambos fluxos de projeto CMOS, analógico e digital, de maneira que o desempenho do sistema se mantenha estável quando a temperatura oscilar. A ideia principal desta dissertação é propor uma metodologia de projeto CMOS analógico que possibilite circuitos com baixa dependência térmica. Como base fundamental desta metodologia, o efeito de coeficiente térmico nulo no ponto de polarização da corrente de dreno (ZTC) e da transcondutância (GZTC) do MOSFET são analisados e modelados. Tal modelamento é responsável por entregar ao projetista analógico um conjunto de equações que esclarecem como a temperatura influencia o comportamento do transistor e, portanto, o comportamento do circuito. Essas condições especiais de polarização são analisadas usando um modelo de MOSFET que é contínuo da inversão fraca para forte. Além disso, é mostrado que as duas condições ocorrem em inversão moderada para forte em qualquer processo CMOS. Algumas aplicações são projetadas usando a metodologia proposta: duas referências de corrente baseadas em ZTC, duas referências de tensão baseadas em ZTC, e quatro circuitos gm-C polarizados em GZTC. A primeira referência de corrente é uma Corrente de Referência CMOS Auto-Polarizada (ZSBCR), que gera uma referência de 5uA. Projetada em CMOS 180 nm, a referência opera com uma tensão de alimentação de 1.4 à 1.8 V, ocupando uma área em torno de 0:010mm2. Segundo as simulações, o circuito apresenta um coeficiente de temperatura efetivo (TCeff ) de 15 ppm/oC para -45 à +85 oC e uma sensibilidade à variação de processo de = = 4:5% incluindo efeitos de variabilidade dos tipos processo e descasamento local. A sensibilidade de linha encontrada nas simulações é de 1%=V . A segunda referência de corrente proposta é uma Corrente de Referência Sem Resistor Auto-Polarizada com Capacitor Chaveado (ZSCCR). O circuito é projetado também em 180 nm, resultando em uma corrente de referência de 5.88 A, para uma tensão de alimentação de 1.8 V, e ocupando uma área de 0:010mm2. Resultados de simulações mostram um TCeff de 60 ppm/oC para um intervalo de temperatura de -45 à +85 oC e um consumo de potência de 63 W. A primeira referência de tensão proposta é uma Referência de Tensão resistente à pertubações eletromagnéticas contendo apenas MOSFETs (EMIVR), a qual gera um valor de referência de 395 mV. O circuito é projetado no processo CMOS 130 nm, ocupando em torno de 0.0075 mm2 de área de silício, e consumindo apenas 10.3 W. Simulações pós-leiaute apresentam um TCeff de 146 ppm/oC, para um intervalo de temperatura de 55 à +125oC. Uma fonte EMI de 4 dBm (1 Vpp de amplitude) aplicada na alimentação do circuito, de acordo com o padrão Direct Power Injection (DPI), resulta em um máximo de desvio DC e ondulação Pico-à-Pico de -1.7 % e 35.8m Vpp, respectivamente. A segunda referência de tensão é uma Tensão de Referência baseada em diodo Schottky com 0.5V de alimentação (SBVR). Ela gera três saídas, cada uma utilizando MOSFETs com diferentes tensões de limiar (standard-VT , low-VT , e zero-VT ). Todos disponíveis no processo adotado CMOS 130 nm. Este projeto resulta em três diferentes voltages de referências: 312, 237, e 51 mV, apresentando um TCeff de 214, 372, e 953 ppm/oC no intervalo de temperatura de -55 à 125oC, respectivamente. O circuito ocupa em torno de 0.014 mm2, consumindo um total de 5.9 W. Por último, circuitos gm-C são projetados usando o conceito GZTC: um emulador de resistor, um inversor de impedância, um filtro de primeira ordem e um filtro de segunda ordem. Os circuitos também são simulados no processo CMOS 130 nm, resultando em uma melhora na estabilidade térmica dos seus principais parâmetros, indo de 27 à 53 ppm/°C

Referências de tensão integradas CMOS : testes, medidas e caracterização térmica

Este trabalho descreve o setup de medidas e os resultados experimentais de uma Referência de Tensão somente com transistores NMOS baseada no ponto ZTC. Os transistores Zero- VT são usados como cargas ativas no circuito aberto e de feedback do circuito. Os resultados de medição de 10 amostras (processo 130 nm CMOS) do mesmo lote mostram que o circuito pode operar em 0,6 V de tensão mínima de alimentação, produz um Vref 0,372 V com 3 mV de desvio padrão, em comparação com 0,450 V e 29,2 mV respectivamente da simulação pós-layout. Além disso, o circuito ocupa uma área de apenas 0,006 mm 2. O coeficiente de temperatura medido de -55 oC a 75 oC é 76 ppm / oC para alimentação nominal de 1,2 V. O consumo de energia à temperatura ambiente e a alimentação de 1,2 V é de cerca de 0,9 μW. O circuito atinge um line sensitivity de apenas 0.177 % / V. O PSR foi medido em 500 Hz, 1 Khz, 10Khz e 100Khz e os resultados foram -27,5 dB, -23,5, -11,5 e -9,42 respectivamente.This work describes the measurement setup and results of NMOS-Only Voltage Reference based on the Zero Temperature Coefficient (ZTC) transistor point. Zero-VT transistors are used as active loads in the open and feedback loop of the circuit. Measurement results from 10 samples (130 nm CMOS process) of the same batch shows that circuit can operate at 0.6 minimum supply voltage, produces a Vref of 0.372 V with 3 mV of standard deviation, in comparison of 0.450 V and 29.2 mV respectively for post-layout simulation. Also the circuit occupy a 0.006 mm2 area. Measured temperature coefficient from -55 oC to 75 oC is 76 ppm/oC for nominal 1.2 V supply. Power consumption at room temperature and 1.2 V supply is around 0.9 μW. The circuit achieve a line sensitivity of only 0.177 %/V. The PSR was measured in 500 Hz, 1 Khz, 10Khz and 100Khz and the results was -27.5 dB, -23.5, -11.5 and -9.42 respectively

Projeto de referência de tensão subbandgap

A referência de tensão é um circuito muito relevante por fornecer sua tensão de saída para diversos circuitos analógicos, sinais mistos e digitais, além de ter sido um importante tópico de estudo em circuitos integrados por mais de 50 anos. Uma referência de tensão deve providenciar uma tensão estável com baixa sensibilidade à variações na temperatura, tensão de alimentação, características de processo de fabricação e estresses no encapsulamento, além de outros parâmetros específicos de cada aplicação. Esse tipo de circuito funciona com o cancelamento da dependência térmica entre duas grandezas elétricas, normalmente implementados pela soma ponderada de dois efeitos físicos independentes com dependências térmicas opostas. Circuitos denominados bandgap empregam a deriva térmica negativa de uma junção semicondutora para gerar a grandeza elétrica com dependência complementar à temperatura absoluta, enquanto o potencial térmico, advindo da constante de Boltzmann e da carga do elétron, normalmente é utilizado para gerar a grandeza elétrica com dependência proporcional à temperatura absoluta. Considerando que essas grandezas também dependem do processo de fabricação, o desempenho de referência é muito impactado pela variabilidade de fabricação. Um projeto que apresente robustez à variabilidade é mandatório para aumentar a precisão do circuito. Consequentemente, este trabalho apresenta o projeto de uma referência de tensão subbandgap de baixa variabilidade comportamental. Foi implementada uma fonte de corrente ISQ para a polarização de todos os blocos do circuito com uma corrente que apresenta baixa variabilidade comportamental. Foram implementados Self-Cascode MOSFET (SCM) e Pares Diferenciais Desbalanceados para a geração de tensões proporcionais à temperatura absoluta. As topologias empregadas são descritas analiticamente e o modelo ACM foi utilizado durante o projeto. O circuito é formando somente por transistores no processo de fabricação de 180 nm CMOS da XFAB. As simulações realizadas em schematic view resultaram em uma tensão de referência de 738 mV apresentando TC médio de 37,6 ppm/ C, consumindo 8,809 μV em uma tensão de alimentação de 1,8 V. Simulações Monte Carlo foram conduzidas para avaliar o comportamento do circuito frente à variabilidade comportamental, apresentando resultados comparáveis à artigos publicados em convenções internacionais.The voltage reference is a very relevant circuit for providing its output voltage to many analog, mixed-signal and digital circuits, and has been an important topic of study in integrated circuits for more than 50 years. A voltage reference must provide a stable voltage with low sensitivity to variations in temperature, supply voltage, manufacturing process characteristics and package stresses, as well as other application-specific parameters. This type of circuit works by canceling the thermal dependence between two electrical quantities, usually implemented by the weighted sum of two independent physical effects with opposite thermal dependencies. Circuits called bandgap employ the negative thermal drift of a semiconductor junction to generate the electric quantity with complementary temperature dependence, while the thermal potential, related from the Boltzmann’s constant and the electron charge, is normally used to generate the proportional term. Since these quantities are also dependent on the fabrication process, the reference performance is greatly impacted by fabrication variability. Reduction or a design that exhibits robustness to variability is mandatory to increase the circuit accuracy. Hence, this paper presents the design of a subbandgap voltage reference with low behavioral variability. An ISQ current source was implemented for biasing all the circuit blocks with a current that exhibits low behavioral variability. Self-Cascode MOSFET (SCM) and Unbalanced Differential Pairs were implemented for the generation proportional to absolute temperature terms. The topologies employed are described analytically and the ACM model was used during the design. The circuit is formed only by transistors in XFAB’s 180 nM CMOS manufacturing process. Simulations performed in schematic view resulted in a reference voltage of 738 mV showing average TC of 37,6 ppm/ C, consuming 8,809 μV at a supply voltage of 1,8 V. Monte Carlo simulations were conducted to evaluate the circuit behavior against behavioral variability, presenting results comparable to papers published in international conventions