Simulation d'un réseau de neurones à l'aide de transistors SET

Ce mémoire est le résultat d'une recherche purement exploratoire concernant la définition d'une application de réseaux de neurones à base de transistors monoélectroniques (Single-Electron Transistor, SET). Il dresse un portait de l'état de l'art actuel, et met de l'avant la possibilité d'associer les SET avec la technologie actuelle (Field Electron Transistor, FET). La raison de cette association est que les SET peuvent être perçus comme un moyen de changement de paradigme, c'est-à-dire remplacer une fonction CMOS occupant une grande place par un dispositif alternatif présentant de meilleures performances ou équivalentes. Par l'intermédiaire de leurs caractéristiques électriques peu ordinaires au synonyme de"l'effet de blocage de Coulomb", les SET ont le potentiel d'être exploités intelligemment afin de tirer profit sur la consommation énergétique essentiellement. Cette problématique est présentée comme une des propositions alternatives"Beyond CMOS" aux termes de la diminution géométrique des transistors FET à la lumière de l'ITRS. Cette recherche propose d'exposer des circuits électroniques de technologie MOS complétés à l'aide de SET (circuits hybrides) et de montrer que l'on est capable de les remplacer ou les compléter (partiellement) dans des architectures à réseau de neurones. Pour cela, des simulations sous logiciel Cadence Environnement permettront de valider le comportement des circuits sur plusieurs critères tels que la vitesse de réponse et la consommation énergétique, par exemple. En résultat, seront proposées deux architectures à réseaux de neurones de fonctions différentes : une architecture Winner-Take-All et un générateur de spikes en tension. La première étant inspirée d'une publication provenant de GUIMARAES et al., veut démontrer qu'à partir d'une architecture SET existante, il est envisageable de se l'approprier et de l'appliquer aux paramètres des SET du CRN[indice supérieur 2] augmentant donc nos chances de pouvoir les concevoir dans notre groupe de recherche. Le second axe est la simulation d'un circuit capable de générer des signaux à spikes sans perte d'information, ce qui requerrait un nombre considérable de transistors FET sans l'utilisation de SET, mettant donc en valeur la réduction de composants

Fabrication de transistors monoélectroniques pour la détection de charge

Le transistor monoélectronique (SET) est un candidat que l'on croyait avoir la capacité de remplacer le transistor des circuits intégrés actuel (MOSFET). Pour des raisons de faible gain en voltage, d'impédance de sortie élevée et de sensibilité aux fluctuations de charges, il est considéré aujourd'hui qu'un hybride tirant profit des deux technologies est plus avantageux. En exploitant sa lacune d'être sensible aux variations de charge, le SET est davantage utilisé dans des applications où la détection de charge s'avère indispensable, notamment dans les domaines de la bio-détection et de l'informatique quantique. Ce mémoire présente une étude du transistor monoélectronique utilisé en tant que détecteur de charge. La méthode de fabrication est basée sur le procédé nanodamascène développé par Dubuc et al. [11] permettant au transistor monoélectronique de fonctionner à température ambiante. La température d'opération étant intimement liée à la géométrie du SET, la clé du procédé nanodamascène réside dans le polissage chimico-mécanique (CMP) permettant de réduire l'épaisseur des SET jusqu'à des valeurs de quelques nanamètres. Dans ce projet de maîtrise, nous avons cependant opté pour que le SET soit opéré à température cryogénique. Une faible température d'opération permet le relâchement des contraintes de dimensions des dispositifs. En considérant les variations de procédés normales pouvant survenir lors de la fabrication, la température d'opération maximale calculée en conception s'étend de 27 K à 90 K, soit une énergie de charge de 78 meV à 23 meV. Le gain du détecteur de charge étant dépendant de la distance de couplage, les résultats de simulations démontrent que cette distance doit être de 200 nm pour que la détection de charge soit optimale. Les designs conçus sont ensuite fabriqués sur substrat d'oxyde de silicium. Les résultats de fabrication de SET témoignent de la robustesse du procédé nanodamascène. En effet, les dimensions atteintes expérimentalement s'avèrent quasi identiques à celles calculées en conception. Les mesures électriques à basse température de SET fabriqués démontrent un blocage de Coulomb avec une énergie de charge de 10 meV et une température d'opération maximale de 10 K. Un effet de grille est aussi observé par l'application d'une tension sur la grille latérale et les électrodes d'un SET à proximité. Les paramètres extraits à partir du diamant de Coulomb sont en accord avec les géométries du transistor fabriqué, à l'exception de la capacité degrille et de couplage. Enfin, l'étude de la détection de charge est réalisée par simulation à partir de ces paramètres. Elle permet de conclure que la détection de charge peut être optimisée en augmentant les surfaces de couplage de l'électromètre

Memory hierarchy and data communication in heterogeneous reconfigurable SoCs

The miniaturization race in the hardware industry aiming at continuous increasing of transistor density on a die does not bring respective application performance improvements any more. One of the most promising alternatives is to exploit a heterogeneous nature of common applications in hardware. Supported by reconfigurable computation, which has already proved its efficiency in accelerating data intensive applications, this concept promises a breakthrough in contemporary technology development. Memory organization in such heterogeneous reconfigurable architectures becomes very critical. Two primary aspects introduce a sophisticated trade-off. On the one hand, a memory subsystem should provide well organized distributed data structure and guarantee the required data bandwidth. On the other hand, it should hide the heterogeneous hardware structure from the end-user, in order to support feasible high-level programmability of the system. This thesis work explores the heterogeneous reconfigurable hardware architectures and presents possible solutions to cope the problem of memory organization and data structure. By the example of the MORPHEUS heterogeneous platform, the discussion follows the complete design cycle, starting from decision making and justification, until hardware realization. Particular emphasis is made on the methods to support high system performance, meet application requirements, and provide a user-friendly programmer interface. As a result, the research introduces a complete heterogeneous platform enhanced with a hierarchical memory organization, which copes with its task by means of separating computation from communication, providing reconfigurable engines with computation and configuration data, and unification of heterogeneous computational devices using local storage buffers. It is distinguished from the related solutions by distributed data-flow organization, specifically engineered mechanisms to operate with data on local domains, particular communication infrastructure based on Network-on-Chip, and thorough methods to prevent computation and communication stalls. In addition, a novel advanced technique to accelerate memory access was developed and implemented