Exploring formal verification methodology for FPGA-based digital systems.

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Transformação de modelos de diagrama de sequência uml contemplando restrições de tempo e energia para rede de petri temporal

Orientadora: Profa. Dra. Letícia Mara PeresDissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Curso de Pós-Graduaçao em Informática. Defesa: Curitiba, 09/04/2013Bibliografia: fls. 62-67Resumo: Linguagem Unificada de Modelagem (UML) é amplamente adotada para o desenvolvimento de aplicações. Entretanto, ela não foi projetada com estrutura formal que permite sua aplicação direta na verificação de sistemas embarcados de tempo real. Uma abordagem para preencher essa lacuna _e transformar modelos UML em representações formais, como redes de Petri. No entanto, os trabalhos existentes não resolvem esta questão quando são utilizadas restrições de energia e de tempo. Este trabalho apresenta como novidade a transformação de diagramas de sequência UML com energia e tempo em modelos de rede de Petri temporal. Estes modelos de rede de Petri são então utilizados como entrada para a análise de tempo e do consumo de energia por ferramentas de verificação de software como Tina e GTT.Abstract: Unified Modeling Language (UML) is widely adopted for developing applications. However, it was not designed with formal structure suitable for verification of real-time embedded systems. An approach to fill this gap is to transform UML models into formal representations such as Petri nets. Yet, existing works do not address the issue when used both energy and time constraints. This paper presents as novelty a technique for transforming UML sequence diagrams with energy and time to Time Petri net models. These Petri net models are then used as input for the analysis of time and energy consumption by software verification tools like Tina and GTT