Systematische Transaction-Level-Kommunikations-Modellierung mit SystemC

An emerging approach to embedded system design is to assemble them from a library of hardware and software component models (IP, intellectual property) using a system description language, such as SystemC. SystemC allows describing the communication among IPs in terms of abstract operations (transactions). The promise is that with transaction-level modeling (TLM), future systems-on-chip with one billion transistors and more can be composed out of IPs as simply as playing with LEGO bricks. However, reality is far out. In fact, each IP vendor promotes another proprietary interface standard and the provided design tools lack compatibility, such that heterogeneous IPs cannot be integrated efficiently. A novel generic interconnect fabric for TLM is presented which aims at enabling inter-operation between models of different levels of abstraction (mixed-mode) and models with different interfaces (heterogeneous components), with as little overhead as possible. A generic, protocol independent representation of transactions is developed, among with an abstraction level formalism. This approach is shown to support systematic simulation of state-of-the-art buses and networks-on-chip such as IBM CoreConnect and PCI Express over several levels of TLM abstraction. A layered simulation framework for SystemC, GreenBus, is developed to examine the proposed concepts. The thesis discusses new implementation techniques for communication modeling with SystemC which outperform the existing approaches in terms of flexibility, simulation accuracy, and performance. Based on these techniques, advanced concepts for TLM-based hardware/software co-design and FPGA prototyping are examined. Several experiments and a video processor case study highlight the efficiency of the approach and show its applicability in a TLM design flow.Eingebettete Systeme werden zunehmend auf Basis vorgefertigter Hard- und Softwarebausteine entwickelt, die in Form von Modellen (IP, Intellectual Property) vorliegen. Hierzu werden Systembeschreibungssprachen wie SystemC eingesetzt. SystemC ermöglicht, die Kommunikation zwischen IPs durch abstrakte Operationen, sog. Transaktionen zu beschreiben. Mit dieser Transaction-Level-Modellierung (TLM) sollen auch zukünftige Systeme mit 1 Milliarde Transistoren und mehr effizient entwickelt werden können. Idealerweise sollte das Hantieren mit IPs dabei so einfach sein wie das Spielen mit LEGO-Steinen. In der Realität sind jedoch IPs unterschiedlicher Hersteller nicht ohne weiteres integrierbar, und auch die Entwurfswerkzeuge sind nicht kompatibel. In dieser Doktorarbeit wird ein neuer, generischer Ansatz für die Transaction-Level-Modellierung mit SystemC vorgestellt, der Kommunikation zwischen Modellen auf unterschiedlichen Abstraktionsebenen (Mixed-Mode) und mit unterschiedlichen Schnittstellen (heterogene Komponenten) möglich macht. Der zusätzlich benötigte Simulations- und Code-Aufwand ist minimal. Ein protokollunabhängiges Transaktionsmodell und ein formaler Ansatz zur Beschreibung von Abstraktionsebenen werden vorgestellt, mit denen verschiedenartige Busse und Networks-on-Chip wie IBM CoreConnect und PCI Express auf verschiedenen TLM-Abstraktionsebenen simuliert werden können. Ein modulares Simulationsframework für SystemC wird entwickelt (GreenBus), um die vorgeschlagenen Konzepte zu untersuchen. Anhand von GreenBus werden neue Implementierungstechniken diskutiert, die den existierenden Ansätzen in Flexibilität, Simulationsgenauigkeit und -geschwindigkeit überlegen sind. Die Vor- und Nachteile der entwickelten Techniken werden mit Experimenten belegt, und eine Videoprozessor-Fallstudie demonstriert die Effizienz des Ansatzes in einem TLM-basierten Entwurfsfluss

A probabilistic approach to early communication performance estimation for electronic system-level design

Today\u27s embedded system designers face the challenges of ever increasing complexity and shorter time-to-market deadlines. System-level methodologies emerge to meet these challenges. Refinement-based methodologies, such as the SpecC methodology and Transaction Level Modeling, continue to gain popularity in the embedded system designers\u27 community. However, as more communication-dominated applications and architectures appear in the market, designers find that the lack of models allowing system-level communication analysis is a major limiting factor in current system-level design methodologies. Thus, modeling for system-level communication analysis is key for a design methodology to thrive with today\u27s embedded system designers. This work presents a new approach to system-level modeling that allows better communication analysis earlier in the design process. This approach defines a new model that utilizes random variables to include the communication details at higher abstraction levels. This work proposes a probabilistic model to include and evaluate the system communication features in the higher abstraction level. Guidelines to include the proposed model into a refinement-based methodology are presented, and methods for performance estimation are shown

Intégration d'un modèle de réseau sur puce dans un flôt de conception de niveau système

RÉSUMÉ Les systèmes embarqués deviennent plus complexes puisqu’ils incluent beaucoup de ressources et doivent réaliser plusieurs fonctionnalités. Ceci introduit un problème au niveau de l’interconnexion des ressources, car un grand volume de données doit être traité. Une solution proposée est l’utilisation de réseau sur puce (abrégé par l’acronyme NoC signifiant Network-on-chip). Par ailleurs, la conception et la simulation d’une architecture écrite dans un langage de description matériel nécessite beaucoup d’effort. Ceci est attribuable à la granularité fine de tels langages. Une alternative est le recours à une méthodologie haut niveau (ESL) qui propose l’utilisation de modèles abstraits (abstraction des communications et des calculs) afin de simuler et valider le système plus rapidement et plus tôt. L’outil haut niveau nommé SPACE consiste à une plate-forme virtuelle permettant la simulation, la validation, l’exploration architecturale et l’implémentation de ces mêmes architectures en utilisant les topologies de communication traditionnelle. Puisque le réseau sur puce est un concept émergeant, SPACE ne supporte pas l’utilisation de réseaux sur puce. Dans cette optique, l’objectif de ce travail consiste à étendre la librairie de topologie de communication de SPACE jusqu’aux réseaux sur puce tout en préservant ses fonctionnalités de base. À terme, l’intégration d’un réseau sur puce dans l’outil SPACE permettra d’élargir l’espace de solution à explorer, de faire du co-design logiciel/matériel, d’obtenir des métriques de performances du système et même d’obtenir une implémentation bas niveau pouvant s’exécuter sur une puce FPGA.----------ABSTRACT Nowadays, embedded systems become more complex as they integrate more resources performing several functions. The interconnection of many resources introduces a communication problem since a large volume of data must be processed. A solution is the use of a network-on-chip (NoC). Furthermore, the design and simulation of an architecture written in a hardware description language requires a lot of effort. This is due to the granularity of such languages. An alternative is to use a high-level methodology (Electronic System Level methodology), which use abstract models (higher abstraction communications and calculations) to achieve faster simulation and hence, faster system deployment The high-level tool named SPACE is a virtual platform for simulation, validation, architectural exploration and implementation of architectures using traditional communication. Since the network-on-chip is an emerging concept, SPACE does not support the use of network-on-chip. The objective of this work is to extend the communication library to network-on-chip while preserving the basic functionality of SPACE. At the end of this project, the integration of a network-on-chip in SPACE will expand the solution space, allow co-design of hardware/software, obtain performance metrics and even to obtain a low-level implementation that can run on a FPGA chip

Méthodes de raffinement des communications pour passer d'une plate-forme systemc à un système reprogrammable

Revue du raffinement des communications pour systèmes sur puce -- Le modèle TLM -- Les systèmes sur puce -- Modèles de communication pour un SoC -- Éléments du raffinement de SoC -- Revue des travaux sur le raffinement -- La plateforme Space -- La librairie SystemC -- Raffinement des communications de Space -- Les outils de développement -- Méthodologie -- Implémentation au niveau RTL -- Comparaison avec les autres travaux de recherche -- Résultats, discussions et améliorations -- Quelques restrictions de fonctionnmeent de l'IPIF -- Latences des communications matériel-matériel -- Latence des communications entre le matériel et le logiciel -- La profondeur des FIFO d'envoi et de réception -- Utilisation des ressources et fréquence maximale

Using TLM for Exploring Bus-based SoC Communication Architectures

As billion transistor System-on-chips (SoC) become commonplace and design complexity continues to increase, designers are faced with the daunting task of meeting escalating design requirements in shrinking time-to-market windows, and have begun using an IP-based SoC design methodology that permits reuse of key SoC functional components. Since the communication architectures connecting components in these SoC designs significantly impact system performance, it is imperative that designers explore the communication design space efficiently, quickly and early in the design flow. Transaction Level Modeling (TLM) is an emerging abstraction that facilitates early exploration of SoC architectures. This paper outlines a typical IP-based SoC design flow, and presents the Cycle Count Accurate at Transaction Boundaries (CCATB) modeling abstraction which is a fast, efficient and flexible approach for exploring bus-based communication architectures in SoC designs. The CCATB models not only take less time to model but are also faster to simulate than existing modeling abstractions for communication architecture exploration such as pin-accurate BCA (PA-BCA) and transaction based BCA (T-BCA). Experimental results on several industrial SoC subsystem case studies show that CCATB models are faster than PA-BCA by as much as 120 % on average and by 67 % on average when compared to T-BCA, demonstrating the advantages of CCATB-based TLM abstraction for exploring bus-based SoC communication architectures. 1

Cycle Accurate Bus Simulation using Transaction Level Modeling

Fokus dieser Arbeit ist die abstrakte Transaction-Level-Modellierung (TLM) von Kommunikationsstrukturen mit memory-mapped Bus-Interfaces. Dort wird der Begriff der Taktgenauigkeit untersucht, variiert und schließlich formal definiert. Darauf baut ein TLM-Modellierungsstil für taktgenaue Modelle auf, der unabhängig vom Busprotokoll ist. Dieser wird als ein Standard zur taktgenauen Modellierung von Kommunikation über memory-mapped Bus-Interfaces vorgeschlagen, und die Anwendbarkeit des Vorschlags wird untersucht. Es wird gezeigt, wie existierende memory-mapped Bus-Interfaces mit dem Standard modelliert werden können. Dabei werden auch Möglichkeiten zur Optimierung des verwendeten SystemC-Simulators hinsichtlich der taktgenauen Modellierung diskutiert. Evaluiert wird der vorgestellte Ansatz am Beispiel praxisrelevanter memory-mapped Bus-Interfaces wie ARM AMBA, IBM CoreConnect oder OCP. Die erzielbare Simulations-Performance wird untersucht durch Vergleiche von Register-Transfer- und taktgenauer TLM-Simulation beim CoreConnect-PLB von IBM.This thesis focusses on abstract transaction level modeling (TLM) of communication structureswith memory mapped bus interfaces. The term "cycle accuracy" is examined in detail and finally defined formally. A bus protocol independent cycle accurate TLM modeling style is built upon this definition. It is proposed as a standard for cycle accurate modeling of memory-mapped bus interface communication, and its applicability is analyzed. The thesis shows how existing memory mapped bus interfaces can be modeled using the standard. Possible performance optimization of the SystemC simulator used is discussed. The proposed approach is evaluated using state-of-the-art memory mapped bus interfaces such as ARM AMBA, IBM CoreConnect, and OCP. By comparing the register transfer level simulation and the cycle accurate TLM simulation of IBM’s CoreConnect PLB, the achievable simulation performance is examined