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Mathematical Estimation of Logical Masking Capability of Majority/Minority Gates Used in Nanoelectronic Circuits
In nanoelectronic circuit synthesis, the majority gate and the inverter form
the basic combinational logic primitives. This paper deduces the mathematical
formulae to estimate the logical masking capability of majority gates, which
are used extensively in nanoelectronic digital circuit synthesis. The
mathematical formulae derived to evaluate the logical masking capability of
majority gates holds well for minority gates, and a comparison with the logical
masking capability of conventional gates such as NOT, AND/NAND, OR/NOR, and
XOR/XNOR is provided. It is inferred from this research work that the logical
masking capability of majority/minority gates is similar to that of XOR/XNOR
gates, and with an increase of fan-in the logical masking capability of
majority/minority gates also increases
Reliability-energy-performance optimisation in combinational circuits in presence of soft errors
PhD ThesisThe reliability metric has a direct relationship to the amount of value produced
by a circuit, similar to the performance metric. With advances in CMOS
technology, digital circuits become increasingly more susceptible to soft errors.
Therefore, it is imperative to be able to assess and improve the level of reliability
of these circuits. A framework for evaluating and improving the reliability of
combinational circuits is proposed, and an interplay between the metrics of
reliability, energy and performance is explored.
Reliability evaluation is divided into two levels of characterisation: stochastic
fault model (SFM) of the component library and a design-specific critical vector
model (CVM). The SFM captures the properties of components with regard to
the interference which causes error. The CVM is derived from a limited number
of simulation runs on the specific design at the design time and producing
the reliability metric. The idea is to move the high-complexity problem of the
stochastic characterisation of components to the generic part of the design
process, and to do it just once for a large number of specific designs. The
method is demonstrated on a range of circuits with various structures.
A three-way trade-off between reliability, energy, and performance has
been discovered; this trade-off facilitates optimisations of circuits and their
operating conditions.
A technique for improving the reliability of a circuit is proposed, based on
adding a slow stage at the primary output. Slow stages have the ability to
absorb narrow glitches from prior stages, thus reducing the error probability.
Such stages, or filters, suppress most of the glitches generated in prior stages
and prevent them from arriving at the primary output of the circuit. Two filter
solutions have been developed and analysed. The results show a dramatic
improvement in reliability at the expense of minor performance and energy
penalties.
To alleviate the problem of the time-consuming analogue simulations involved in the proposed method, a simplification technique is proposed. This
technique exploits the equivalence between the properties of the gates within
a path and the equivalence between paths. On the basis of these equivalences,
it is possible to reduce the number of simulation runs. The effectiveness of
the proposed technique is evaluated by applying it to different circuits with
a representative variety of path topologies. The results show a significant
decrease in the time taken to estimate reliability at the expense of a minor
decrease in the accuracy of estimation. The simplification technique enables
the use of the proposed method in applications with complex circuits.Ministry of Education and Scientific Research in Liby
Embedded Analog Physical Unclonable Function System to Extract Reliable and Unique Security Keys
Internet of Things (IoT) enabled devices have become more and more pervasive in our everyday lives. Examples include wearables transmitting and processing personal data and smart labels interacting with customers. Due to the sensitive data involved, these devices need to be protected against attackers. In this context, hardware-based security primitives such as Physical Unclonable Functions (PUFs) provide a powerful solution to secure interconnected devices. The main benefit of PUFs, in combination with traditional cryptographic methods, is that security keys are derived from the random intrinsic variations of the underlying core circuit. In this work, we present a holistic analog-based PUF evaluation platform, enabling direct access to a scalable design that can be customized to fit the application requirements in terms of the number of required keys and bit width. The proposed platform covers the full software and hardware implementations and allows for tracing the PUF response generation from the digital level back to the internal analog voltages that are directly involved in the response generation procedure. Our analysis is based on 30 fabricated PUF cores that we evaluated in terms of PUF security metrics and bit errors for various temperatures and biases. With an average reliability of 99.20% and a uniqueness of 48.84%, the proposed system shows values close to ideal
Low-Frequency Noise Phenomena in Switched MOSFETs
In small-area MOSFETs widely used in analog and RF circuit design, low-frequency (LF) noise behavior is increasingly dominated by single-electron effects. In this paper, the authors review the limitations of current compact noise models which do not model such single-electron effects. The authors present measurement results that illustrate typical LF noise behavior in small-area MOSFETs, and a model based on Shockley-Read-Hall statistics to explain the behavior. Finally, the authors treat practical examples that illustrate the relevance of these effects to analog circuit design. To the analog circuit designer, awareness of these single-electron noise phenomena is crucial if optimal circuits are to be designed, especially since the effects can aid in low-noise circuit design if used properly, while they may be detrimental to performance if inadvertently applie
Printed Electronics-Based Physically Unclonable Functions for Lightweight Security in the Internet of Things
Die moderne Gesellschaft strebt mehr denn je nach digitaler KonnektivitĂ€t - ĂŒberall und zu jeder Zeit - was zu Megatrends wie dem Internet der Dinge (Internet of Things, IoT) fĂŒhrt. Bereits heute kommunizieren und interagieren âDingeâ autonom miteinander und werden in Netzwerken verwaltet. In Zukunft werden Menschen, Daten und Dinge miteinander verbunden sein, was auch als Internet von Allem (Internet of Everything, IoE) bezeichnet wird. Milliarden von GerĂ€ten werden in unserer tĂ€glichen Umgebung allgegenwĂ€rtig sein und ĂŒber das Internet in Verbindung stehen.
Als aufstrebende Technologie ist die gedruckte Elektronik (Printed Electronics, PE) ein SchlĂŒsselelement fĂŒr das IoE, indem sie neuartige GerĂ€tetypen mit freien Formfaktoren, neuen Materialien auf einer Vielzahl von Substraten mit sich bringt, die flexibel, transparent und biologisch abbaubar sein können. DarĂŒber hinaus ermöglicht PE neue Freiheitsgrade bei der Anpassbarkeit von Schaltkreisen sowie die kostengĂŒnstige und groĂflĂ€chige Herstellung am Einsatzort.
Diese einzigartigen Eigenschaften von PE ergÀnzen herkömmliche Technologien auf Siliziumbasis. Additive Fertigungsprozesse ermöglichen die Realisierung von vielen zukunftstrÀchtigen Anwendungen wie intelligente Objekte, flexible Displays, Wearables im Gesundheitswesen, umweltfreundliche Elektronik, um einige zu nennen.
Aus der Sicht des IoE ist die Integration und Verbindung von Milliarden heterogener GerĂ€te und Systeme eine der gröĂten zu lösenden Herausforderungen. Komplexe HochleistungsgerĂ€te interagieren mit hochspezialisierten, leichtgewichtigen elektronischen GerĂ€ten, wie z.B. Smartphones mit intelligenten Sensoren. Daten werden in der Regel kontinuierlich gemessen, gespeichert und mit benachbarten GerĂ€ten oder in der Cloud ausgetauscht. Dabei wirft die FĂŒlle an gesammelten und verarbeiteten Daten Bedenken hinsichtlich des Datenschutzes und der Sicherheit auf.
Herkömmliche kryptografische Operationen basieren typischerweise auf deterministischen Algorithmen, die eine hohe Schaltungs- und SystemkomplexitĂ€t erfordern, was sie wiederum fĂŒr viele leichtgewichtige GerĂ€te ungeeignet macht.
Es existieren viele Anwendungsbereiche, in denen keine komplexen kryptografischen Operationen erforderlich sind, wie z.B. bei der GerĂ€teidentifikation und -authentifizierung. Dabei hĂ€ngt das Sicherheitslevel hauptsĂ€chlich von der QualitĂ€t der Entropiequelle und der VertrauenswĂŒrdigkeit der abgeleiteten SchlĂŒssel ab. Statistische Eigenschaften wie die Einzigartigkeit (Uniqueness) der SchlĂŒssel sind von groĂer Bedeutung, um einzelne EntitĂ€ten genau unterscheiden zu können.
In den letzten Jahrzehnten hat die Hardware-intrinsische Sicherheit, insbesondere Physically Unclonable Functions (PUFs), eine groĂe Strahlkraft hinsichtlich der Bereitstellung von Sicherheitsfunktionen fĂŒr IoT-GerĂ€te erlangt. PUFs verwenden ihre inhĂ€renten Variationen, um gerĂ€tespezifische eindeutige Kennungen abzuleiten, die mit FingerabdrĂŒcken in der Biometrie vergleichbar sind.
Zu den gröĂten Potenzialen dieser Technologie gehören die Verwendung einer echten Zufallsquelle, die Ableitung von SicherheitsschlĂŒsseln nach Bedarf sowie die inhĂ€rente SchlĂŒsselspeicherung.
In Kombination mit den einzigartigen Merkmalen der PE-Technologie werden neue Möglichkeiten eröffnet, um leichtgewichtige elektronische GerĂ€te und Systeme abzusichern. Obwohl PE noch weit davon entfernt ist, so ausgereift und zuverlĂ€ssig wie die Siliziumtechnologie zu sein, wird in dieser Arbeit gezeigt, dass PE-basierte PUFs vielversprechende Sicherheitsprimitiven fĂŒr die SchlĂŒsselgenerierung zur eindeutigen GerĂ€teidentifikation im IoE sind.
Dabei befasst sich diese Arbeit in erster Linie mit der Entwicklung, Untersuchung und Bewertung von PE-basierten PUFs, um Sicherheitsfunktionen fĂŒr ressourcenbeschrĂ€nkte gedruckte GerĂ€te und Systeme bereitzustellen.
Im ersten Beitrag dieser Arbeit stellen wir das skalierbare, auf gedruckter Elektronik basierende Differential Circuit PUF (DiffC-PUF) Design vor, um sichere SchlĂŒssel fĂŒr Sicherheitsanwendungen fĂŒr ressourcenbeschrĂ€nkte GerĂ€te bereitzustellen. Die DiffC-PUF ist als hybride Systemarchitektur konzipiert, die siliziumbasierte und gedruckte Komponenten enthĂ€lt. Es wird eine eingebettete PUF-Plattform entwickelt, um die Charakterisierung von siliziumbasierten und gedruckten PUF-Cores in groĂem MaĂstab zu ermöglichen.
Im zweiten Beitrag dieser Arbeit werden siliziumbasierte PUF-Cores auf Basis diskreter Komponenten hergestellt und statistische Tests unter realistischen Betriebsbedingungen durchgefĂŒhrt. Eine umfassende experimentelle Analyse der PUF-Sicherheitsmetriken wird vorgestellt. Die Ergebnisse zeigen, dass die DiffC-PUF auf Siliziumbasis nahezu ideale Werte fĂŒr die Uniqueness- und Reliability-Metriken aufweist. DarĂŒber hinaus werden die IdentifikationsfĂ€higkeiten der DiffC-PUF untersucht, und es stellte sich heraus, dass zusĂ€tzliches Post-Processing die Identifizierbarkeit des Identifikationssystems weiter verbessern kann.
Im dritten Beitrag dieser Arbeit wird zunÀchst ein Evaluierungsworkflow zur Simulation von DiffC-PUFs basierend auf gedruckter Elektronik vorgestellt, welche auch als Hybrid-PUFs bezeichnet werden. Hierbei wird eine Python-basierte Simulationsumgebung vorgestellt, welche es ermöglicht, die Eigenschaften und Variationen gedruckter PUF-Cores basierend auf Monte Carlo (MC) Simulationen zu untersuchen. Die Simulationsergebnisse zeigen, dass die Sicherheitsmetriken im besten Betriebspunkt nahezu ideal sind.
Des Weiteren werden angefertigte PE-basierte PUF-Cores fĂŒr statistische Tests unter verschiedenen Betriebsbedingungen, einschlieĂlich Schwankungen der Umgebungstemperatur, der relativen Luftfeuchtigkeit und der Versorgungsspannung betrieben. Die experimentell bestimmten Resultate der Uniqueness-, Bit-Aliasing- und Uniformity-Metriken stimmen gut mit den Simulationsergebnissen ĂŒberein. Der experimentell ermittelte durchschnittliche Reliability-Wert ist relativ niedrig, was durch die fehlende Passivierung und Einkapselung der gedruckten Transistoren erklĂ€rt werden kann. Die Untersuchung der IdentifikationsfĂ€higkeiten basierend auf den PUF-Responses zeigt, dass die Hybrid-PUF ohne zusĂ€tzliches Post-Processing nicht fĂŒr kryptografische Anwendungen geeignet ist. Die Ergebnisse zeigen aber auch, dass sich die Hybrid-PUF zur GerĂ€teidentifikation eignet.
Der letzte Beitrag besteht darin, in die Perspektive eines Angreifers zu wechseln. Um die SicherheitsfĂ€higkeiten der Hybrid-PUF beurteilen zu können, wird eine umfassende Sicherheitsanalyse nach Art einer Kryptoanalyse durchgefĂŒhrt. Die Analyse der Entropie der Hybrid-PUF zeigt, dass seine AnfĂ€lligkeit fĂŒr Angriffe auf Modellbasis hauptsĂ€chlich von der eingesetzten Methode zur Generierung der PUF-Challenges abhĂ€ngt. DarĂŒber hinaus wird ein Angriffsmodell eingefĂŒhrt, um die Leistung verschiedener mathematischer Klonangriffe auf der Grundlage von abgehörten Challenge-Response Pairs (CRPs) zu bewerten. Um die Hybrid-PUF zu klonen, wird ein Sortieralgorithmus eingefĂŒhrt und mit hĂ€ufig verwendeten Classifiers fĂŒr ĂŒberwachtes maschinelles Lernen (ML) verglichen, einschlieĂlich logistischer Regression (LR), Random Forest (RF) sowie Multi-Layer Perceptron (MLP).
Die Ergebnisse zeigen, dass die Hybrid-PUF anfĂ€llig fĂŒr modellbasierte Angriffe ist. Der Sortieralgorithmus profitiert von kĂŒrzeren Trainingszeiten im Vergleich zu den ML-Algorithmen. Im Falle von fehlerhaft abgehörten CRPs ĂŒbertreffen die ML-Algorithmen den Sortieralgorithmus
Loss-resilient Coding of Texture and Depth for Free-viewpoint Video Conferencing
Free-viewpoint video conferencing allows a participant to observe the remote
3D scene from any freely chosen viewpoint. An intermediate virtual viewpoint
image is commonly synthesized using two pairs of transmitted texture and depth
maps from two neighboring captured viewpoints via depth-image-based rendering
(DIBR). To maintain high quality of synthesized images, it is imperative to
contain the adverse effects of network packet losses that may arise during
texture and depth video transmission. Towards this end, we develop an
integrated approach that exploits the representation redundancy inherent in the
multiple streamed videos a voxel in the 3D scene visible to two captured views
is sampled and coded twice in the two views. In particular, at the receiver we
first develop an error concealment strategy that adaptively blends
corresponding pixels in the two captured views during DIBR, so that pixels from
the more reliable transmitted view are weighted more heavily. We then couple it
with a sender-side optimization of reference picture selection (RPS) during
real-time video coding, so that blocks containing samples of voxels that are
visible in both views are more error-resiliently coded in one view only, given
adaptive blending will erase errors in the other view. Further, synthesized
view distortion sensitivities to texture versus depth errors are analyzed, so
that relative importance of texture and depth code blocks can be computed for
system-wide RPS optimization. Experimental results show that the proposed
scheme can outperform the use of a traditional feedback channel by up to 0.82
dB on average at 8% packet loss rate, and by as much as 3 dB for particular
frames
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