Concatenated LDPC-TCM coding for reliable storage in multi-level flash memories

In this paper, we present an efficient fault tolerant solution for multi-level per cell (MLC) flash memory that concatenates trellis coded modulation (TCM) with an outer low-density parity-check (LDPC) code. Traditional flash coding systems employ simple hard-decisions based codes, such as Bose-Chaudhuri-Hocquenghem (BCH) codes, that can correct a fixed, specified number of errors. Thanks to the Bahl, Cocke, Jelinek, and Raviv (BCJR) algorithm, the TCM decoder within the proposed design can provide soft decisions which make it possible to use the more powerful LDPC codes. Moreover, the error-correction performance is further improved since TCM can decrease the raw error rate of MLC and hence relieve the burden of outer LDPC code. The effectiveness of concatenated LDPC-TCM systems has been successfully demonstrated through computer simulations

A Flexible BCH decoder for Flash Memory Systems using Cascaded BCH codes

NAND ash memories are widely used in consumer electronics, such as tablets, personal computers, smartphones, and gaming systems. However, unlike other standard storage devices, these ash memories suffer from various random errors. In order to address these reliability issues, various error correction codes (ECC) are employed. Bose-Chaudhuri Hocquenghem (BCH) code is the most common ECC used to address the errors in modern ash memories. Because of the limitation of the realization of the BCH codes for more extensive error correction, the modern ash memory devices use Low-density parity-check (LDPC) codes for error correction scheme. The realization of the LDPC decoders have greater complexity than BCH decoders, so these ECC decoders are implemented within the ash memory device. This thesis analyzes the limitation imposed by the state of the art implementation of BCH decoders and proposes a cascaded BCH code to address these limitations. In order to support a variety of ash memory devices, there are three main challenges to be addressed for BCH decoders. First, the latency of the BCH decoders, in the case of no error scenario, should be less than 100us. Second, there should be flexibility in supporting different ECC block size; more precisely, the solution should be able to support 256, 512, 1024, and 2048 bytes of ECC block. Third, there should be flexibility in supporting different bit errors. A recent development with Graphical Processing Units (GPUs) has attracted many researchers to use GPUs for non-graphical implementation. These GPUs are used in many consumer electronics as part of the system on chip (SOC) configuration. In this thesis we studied the limitation imposed by different implementations (VLSI, GPU, and CPU) of BCH decoders, and we propose a cascaded BCH code implemented using a hybrid approach to overcome the limitations of the BCH codes. By splitting the implementation across VLSI and GPUs, we have shown in this thesis that this method can provide flexibility over the block size and the bit error to be corrected

Data reliability and error correction for NAND Flash Memory System

NAND flash memory has been widely used for data storage due to its high density, high throughput, and low power. However, as the flash memory scales to smaller process technologies and stores more bits per cell, its reliability is decreasing. The error correction coding can be used to significantly improve the data reliability; nevertheless, the advanced ECCs such as low-density parity-check (LDPC) codes generally demand soft decisions while NAND flash memory channel provides hard-decisions only. Extracting the soft information requires the accurate characterization of flash memory channel and the effective design of coding schemes. To this end, we have presented a novel LDPC-TCM coding scheme for the Multilevel Cell (MLC) flash memories. The a posteriori TCM decoding algorithm is used in the scheme to generate soft information, which is fed to the LDPC decoder for further correction of data bits. It has been demonstrated that the proposed scheme can achieve higher error correction performance than the traditional hard-decisions based flash coding algorithms, and is feasible in the design practice. Further with the LDPC-TCM, we believe it is important to characterize the flash memory channel and investigate a method to calculate the soft decision for each bit, with the available channel outputs. We studied the various noises and interferences occurring in the memory channel and mathematically formulated the probability density function of the overall noise distribution. Based on the results we derived the final distribution for the cell threshold voltages, which can be used to instruct the calculation of soft decisions. The discoveries on the theoretical level have been demonstrated to be consistent with the real channel behaviours. The channel characterization and model provided in this dissertation can enable more design of soft-decisions based ECCs for future NAND flash memories. The data pattern processing algorithm deals with the write patterns and targets to lower the proportion of patterns that would introduce data errors. On the other hand, the voltages applied to the memory cells charges the MOSFET capacitances frequently on programming these data patterns, leading to the power problem. The high energy consumption and current spikes also cause reliability issue to the data stored in the flash memory. This dissertation proposes a write pattern formatting algorithm (WPFA) attempting to solve the two problems together. We have designed and implemented the algorithm and evaluated its performance through both the software simulations and hardware synthesis

Каскадное кодирование для многоуровневой флэш-памяти с исправлением ошибок малой кратности во внешней ступени

One of the approaches to organization of error correcting coding for multilevel flash memory is based on concatenated construction, in particular, on multidimensional lattices for inner coding. A characteristic feature of such structures is the dominance of the complexity of the outer decoder in the total decoder complexity. Therefore the concatenated construction with low-complexity outer decoder may be attractive since in practical applications the decoder complexity is the crucial limitation for the usage of the error correction coding. We consider a concatenated coding scheme for multilevel flash memory with the Barnes-Wall lattice based codes as an inner code and the Reed-Solomon code with correction up to 4…5 errors as an outer one. Performance analysis is fulfilled for a model characterizing the basic physical features of a flash memory cell with non-uniform target voltage levels and noise variance dependent on the recorded value (input-dependent additive Gaussian noise, ID-AGN). For this model we develop a modification of our approach for evaluation the error probability for the inner code. This modification uses the parallel structure of the inner code trellis which significantly reduces the computational complexity of the performance estimation. We present numerical examples of achievable recording density for the Reed-Solomon codes with correction up to four errors as the outer code for wide range of the retention time and number of write/read cycles.Один из эффективных подходов к организации помехоустойчивого кодирования в многоуровневой флэш-памяти связан с использованием каскадных конструкций на основе многомерных целочисленных решеток, используемых для построения внутреннего кода. Характерной особенностью таких каскадных конструкций является доминирование доли сложности внешнего декодера в общей сложности каскадного декодера. Учитывая, что в практических приложениях сложность декодирования, как правило, ключевое ограничение, определяющее возможность использования помехоустойчивого кодирования для многоуровневой флэш-памяти, каскадные конструкции со сравнительно малой сложностью внешнего декодера могут оказаться привлекательным решением в рамках обменного соотношения «плотность записи — сложность декодирования». Рассмотрена каскадная схема кодирования для многоуровневой флэш-памяти, в которой в качестве внутренней ступени используются коды на основе решеток Барнса — Уолла, а в качестве внешней ступени используется код Рида — Соломона с исправлением малого числа ошибок — не более 4…5. Анализ помехоустойчивости предложенной каскадной схемы выполнен применительно к модели, отражающей основные физические особенности ячейки флэш-памяти с неравномерно расположенными целевыми уровнями напряжения в ячейке и дисперсией шума, зависящей от записанного значения (input-dependent additive Gaussian noise, ID-AGN). Для этой модели в работе развита модификация ранее предложенного авторами подхода к оценке вероятности ошибки декодирования внутреннего кода, основанная на использовании параллельной структуры кодовой решетки внутреннего кода, что позволяет существенно понизить сложность вычислений и ускорить получение окончательного результата. Приведены численные результаты, иллюстрирующие степень снижения достижимой плотности записи при введении ограничения на число исправляемых кодом Рида — Соломона ошибок — не более 4 — для широкого диапазона значений времени хранения данных и числа циклов перезаписи

Каскадное кодирование для многоуровневой флэш-памяти с исправлением ошибок малой кратности во внешней ступени

Один из эффективных подходов к организации помехоустойчивого кодирования в многоуровневой флэш-памяти связан с использованием каскадных конструкций на основе многомерных целочисленных решеток, используемых для построения внутреннего кода. Характерной особенностью таких каскадных конструкций является доминирование доли сложности внешнего декодера в общей сложности каскадного декодера. Учитывая, что в практических приложениях сложность декодирования, как правило, ключевое ограничение, определяющее возможность использования помехоустойчивого кодирования для многоуровневой флэш-памяти, каскадные конструкции со сравнительно малой сложностью внешнего декодера могут оказаться привлекательным решением в рамках обменного соотношения «плотность записи — сложность декодирования». Рассмотрена каскадная схема кодирования для многоуровневой флэш-памяти, в которой в качестве внутренней ступени используются коды на основе решеток Барнса — Уолла, а в качестве внешней ступени используется код Рида — Соломона с исправлением малого числа ошибок — не более 4…5. Анализ помехоустойчивости предложенной каскадной схемы выполнен применительно к модели, отражающей основные физические особенности ячейки флэш-памяти с неравномерно расположенными целевыми уровнями напряжения в ячейке и дисперсией шума, зависящей от записанного значения (input-dependent additive Gaussian noise, ID-AGN). Для этой модели в работе развита модификация ранее предложенного авторами подхода к оценке вероятности ошибки декодирования внутреннего кода, основанная на использовании параллельной структуры кодовой решетки внутреннего кода, что позволяет существенно понизить сложность вычислений и ускорить получение окончательного результата. Приведены численные результаты, иллюстрирующие степень снижения достижимой плотности записи при введении ограничения на число исправляемых кодом Рида — Соломона ошибок — не более 4 — для широкого диапазона значений времени хранения данных и числа циклов перезаписи