A methodology for speeding up edge and line detection algorithms focusing on memory architecture utilization

In this paper, a new methodology for speeding up edge and line detection algorithms is presented, achieving improved performance over the state of the art software library OpenCV (speedup from 1.35 up to 2.22) and other conventional implementations, in both general and embedded processors, by reducing the number of load/store and arithmetic instructions, the number of data cache accesses and data cache misses in memory hierarchy and the algorithm memory size. This is achieved by fully exploiting the combination of the software and hardware parameters which are considered simultaneously as one problem and not separately. Furthermore, the edge and line detection algorithms have been simplified for a computer vision application in a Virtex-5 Xilinx FPGA using Microblaze soft processor (detection and measurement of flow fronts in a microfluid device); it achieves speedup up to 660 times in comparison with conventional software implementations

Arquitetura em pipeline para o alogaritmo de Canny em uma plataforma VHDL/FPGA

Orientador : Prof. Dr. Eduardo TodtDissertação (mestrado) - Universidade Federal do Paraná, Setor de Ciências Exatas, Programa de Pós-Graduação em Informática. Defesa: Curitiba, 16/09/2014Inclui referênciasResumo: Os algoritmos de detecção de bordas necessitam de um poder muito alto de processamento, devido 'a quantidade de convoluções, problema agravado no caso de aplicações que exigem processamento de video em tempo real, como em rob'otica m'ovel. Uma maneira de melhorar o desempenho 'e implementar o algoritmo diretamente em hardware. Esta dissertação descreve um projeto de uma implementação do algoritmo de detecção de bordas Canny, realizada com a linguagem de descrição VHDL e com a linguagem de programação C++, em uma plataforma híbrida. A suavização, o cálculo do gradiente, a supressão de não máximos e o threshold duplo estão implementados em um computador de mesa do tipo PC (Personal Computer ) e a segunda etapa da histerese est'a implementada em um FPGA (Field Programmable Gate Array), modelo Virtex 6, da Xilinx. A arquitetura da parte implementada no FPGA 'e em pipeline e paralela. Palavras-chave: Canny; FPGA; Hardware Reconfigur'avel; VHDL; Processamento de Imagens; Detec¸c˜ao de Bordas; Arquitetura Paralela; Arquitetura H'ýbrida; pipeline.Abstract: The edge detection algorithms require a very high power processing due the number of convolutions, an issue in real-time video applications like mobile robotics. One way to improve performance is to implement the algorithm directly in hardware. This paper describes and demonstrates the results of an implementation of the edge detection Canny algorithm performed with VHDL and the C++ programming language in a hybrid platform i.e.; Noise reduction, gradient intensity finding, non-maxima supression and double thresholding are implemented on a Desktop Personal Computer and the second part of hysteresis is implemented in a Xilinx Virtex 6 FPGA (Field Programmable Gate Array). The architecture designed on FPGA is a pipeline and parallel type. Keywords: Canny; FPGA; Reconfigurable Hardware; VHDL; Image Processing; Edge Detection; Parallel Architecture; Hybrid architecture; pipeline