IP Core for Timed Petri Nets

In this article, we present a Timed Petri Nets Processor which can be directly programmed using Petri Nets formalism vectors and matrixes. This processor can leverage the power of Petri Nets for modeling real-time systems and formally verify their properties, which prevent programming errors. The Petri Nets Processor was developed as an IP-core to be inserted in a Multi-Core system. Therefore, we can model the system requirements with Petri Nets, formally verifying all its properties and by using the IP-core to implement the system is possible to ensure that all properties will be met.http://www.sase.com.ar/2013/files/2013/09/CASE2013_ForoPoster_v5L.pdfFil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Nonino, Julián. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Pisetta, Carlos R. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Ingeniería Eléctrica y Electrónic

IP Core procesador de redes de Petri Jerárquicas

La centralización de la sincronización de procesos mediante un IP-Core disminuye los tiempos requeridos para la labor de sincronización. La implementación de un procesador de Petri que ejecuta el formalismo de redes de Petri brinda una forma sencilla y efectiva de modelar, implementar, ejecutar y programar en forma directa sistemas reactivos con un alto grado de paralelismo. En este artículo se propone el desarrollo de un procesador de redes de Petri Jerárquicas (HPNP) implementado en un IP-Core, el cual, mantiene los beneficios del procesador de Petri, logra una notable reducción en los recursos de hardware utilizados y también la ejecución paralela de los procesos con el procesador de Petri. Esto último es posible gracias a la división de las redes de Petri y la implementación en hardware de un algoritmo que permite la comunicación entre las sub-redes resultantes.Sociedad Argentina de Informática e Investigación Operativa (SADIO

IP Core procesador de redes de Petri Jerárquicas

La centralización de la sincronización de procesos mediante un IP-Core disminuye los tiempos requeridos para la labor de sincronización. La implementación de un procesador de Petri que ejecuta el formalismo de redes de Petri brinda una forma sencilla y efectiva de modelar, implementar, ejecutar y programar en forma directa sistemas reactivos con un alto grado de paralelismo. En este artículo se propone el desarrollo de un procesador de redes de Petri Jerárquicas (HPNP) implementado en un IP-Core, el cual, mantiene los beneficios del procesador de Petri, logra una notable reducción en los recursos de hardware utilizados y también la ejecución paralela de los procesos con el procesador de Petri. Esto último es posible gracias a la división de las redes de Petri y la implementación en hardware de un algoritmo que permite la comunicación entre las sub-redes resultantes.Sociedad Argentina de Informática e Investigación Operativa (SADIO

IP Core procesador de redes de Petri Jerárquicas

La centralización de la sincronización de procesos mediante un IP-Core disminuye los tiempos requeridos para la labor de sincronización. La implementación de un procesador de Petri que ejecuta el formalismo de redes de Petri brinda una forma sencilla y efectiva de modelar, implementar, ejecutar y programar en forma directa sistemas reactivos con un alto grado de paralelismo. En este artículo se propone el desarrollo de un procesador de redes de Petri Jerárquicas (HPNP) implementado en un IP-Core, el cual, mantiene los beneficios del procesador de Petri, logra una notable reducción en los recursos de hardware utilizados y también la ejecución paralela de los procesos con el procesador de Petri. Esto último es posible gracias a la división de las redes de Petri y la implementación en hardware de un algoritmo que permite la comunicación entre las sub-redes resultantes.Sociedad Argentina de Informática e Investigación Operativa (SADIO

IP Core Procesador de redes de Petri Jerárquicas

La centralización de la sincronización de procesos mediante un IP-Core disminuye los tiempos requeridos para la labor de sincronización. La implementación de un procesador de Petri que ejecuta el formalismo de redes de Petri brinda una forma sencilla y efectiva de modelar, implementar, ejecutar y programar en forma directa sistemas reactivos con un alto grado de paralelismo. En este artículo se propone el desarrollo de un procesador de redes de Petri Jerárquicas (HPNP) implementado en un IP-Core, el cual, mantiene los beneficios del procesador de Petri, logra una notable reducción en los recursos de hardware utilizados y también la ejecución paralela de los procesos con el procesador de Petri. Esto último es posible gracias a la división de las redes de Petri y la implementación en hardware de un algoritmo que permite la comunicación entre las sub-redes resultantes.http://43jaiio.sadio.org.ar/proceedings/AST/Paper10_AST_Micolini.pdfFil: Micolini, Orlando. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Arlettaz, Emiliano. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Birocco Baudino, Sergio H. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Fil: Cebollada, Marcelo. Universidad Nacional de Córdoba. Facultad de Ciencias Exactas, Físicas y Naturales. Laboratorio de Arquitectura de Computadoras; Argentina.Hardware y Arquitectura de Computadora

Generación de código de sistemas concurrentes a partir de redes de Petri orientadas a procesos

Actualmente, se utilizan sistemas concurrentes que cuentan con múltiples procesadores y múltiples hilos y/o procesos ejecutándose simultáneamente. Las redes de Petri surgen como una manera gráfica, sencilla y con una sólida base formal matemática, para el modelado de dichos sistemas concurrentes. El objetivo de este trabajo es generar el código de los procesos secuenciales de un sistema concurrente y paralelo, modelado por una red de Petri, la cual guía la ejecución secuencial de dichos procesos, y puede ser conducida por los procesadores de Petri. Esto permite resolver la concurrencia y el paralelismo del sis-tema con la red de Petri, y simplificar el diseño de los procesos secuenciales, desacoplando la parte secuencial de la parte paralela. Para esto, se desarrolló un framework con el cual se puede diseñar y generar el código de un sistema real concurrente y paralelo. El framework desarrollado se ha probado con distintos problemas modelados con redes de Petri orientadas a procesos (POPN), que son lo suficientemente generales y con características diferentes, que representan una amplia diversidad de escenarios; en este trabajo se presenta un caso para el cual también se obtuvieron programas con mejores desempeño que con semáforos, como se muestra a continuación.Sociedad Argentina de Informática e Investigación Operativa (SADIO

Generación de código de sistemas concurrentes a partir de redes de Petri orientadas a procesos

Actualmente, se utilizan sistemas concurrentes que cuentan con múltiples procesadores y múltiples hilos y/o procesos ejecutándose simultáneamente. Las redes de Petri surgen como una manera gráfica, sencilla y con una sólida base formal matemática, para el modelado de dichos sistemas concurrentes. El objetivo de este trabajo es generar el código de los procesos secuenciales de un sistema concurrente y paralelo, modelado por una red de Petri, la cual guía la ejecución secuencial de dichos procesos, y puede ser conducida por los procesadores de Petri. Esto permite resolver la concurrencia y el paralelismo del sis-tema con la red de Petri, y simplificar el diseño de los procesos secuenciales, desacoplando la parte secuencial de la parte paralela. Para esto, se desarrolló un framework con el cual se puede diseñar y generar el código de un sistema real concurrente y paralelo. El framework desarrollado se ha probado con distintos problemas modelados con redes de Petri orientadas a procesos (POPN), que son lo suficientemente generales y con características diferentes, que representan una amplia diversidad de escenarios; en este trabajo se presenta un caso para el cual también se obtuvieron programas con mejores desempeño que con semáforos, como se muestra a continuación.Sociedad Argentina de Informática e Investigación Operativa (SADIO

Generación de código de sistemas concurrentes a partir de redes de Petri orientadas a procesos

Actualmente, se utilizan sistemas concurrentes que cuentan con múltiples procesadores y múltiples hilos y/o procesos ejecutándose simultáneamente. Las redes de Petri surgen como una manera gráfica, sencilla y con una sólida base formal matemática, para el modelado de dichos sistemas concurrentes. El objetivo de este trabajo es generar el código de los procesos secuenciales de un sistema concurrente y paralelo, modelado por una red de Petri, la cual guía la ejecución secuencial de dichos procesos, y puede ser conducida por los procesadores de Petri. Esto permite resolver la concurrencia y el paralelismo del sis-tema con la red de Petri, y simplificar el diseño de los procesos secuenciales, desacoplando la parte secuencial de la parte paralela. Para esto, se desarrolló un framework con el cual se puede diseñar y generar el código de un sistema real concurrente y paralelo. El framework desarrollado se ha probado con distintos problemas modelados con redes de Petri orientadas a procesos (POPN), que son lo suficientemente generales y con características diferentes, que representan una amplia diversidad de escenarios; en este trabajo se presenta un caso para el cual también se obtuvieron programas con mejores desempeño que con semáforos, como se muestra a continuación.Sociedad Argentina de Informática e Investigación Operativa (SADIO

Arquitectura asimétrica multicore con procesador de Petri

Se ha determinado, en una arquitectura multi-Core SMP, el lugar donde incorporar el PP o el HPP sin alterar el ISA del resto de los core. Se ha obtenido una familia de procesadores que ejecutan los algoritmos de Petri para dar solución a sistemas reactivos y concurrentes, con una sólida verificación formal que permite la programación directa de los procesadores. Para esto, se ha construido el hardware de un PP y un HPP, con un IP-Core en una FPGA, integrado a un sistema multi-Core SMP, que ejecuta distintos tipo de RdP. Esta familia de procesadores es configurable en distintos aspectos: - Tamaño del procesador (cantidad de plazas y transiciones). - Procesadores con tiempo y procesadores temporales. - Arquitectura heterogénea, que permite distribuir los recursos empleados para instanciar el procesador según se requiera, y obtener un ahorro sustancial. - La posibilidad de configurar el procesador en pos de obtener los requerimientos y minimizar los recursos. Muy valorado en la construcción de sistemas embebidos. En los sistemas con alta necesidad de concurrencia y sincronización, donde se ha evaluado este procesador, las prestaciones han mostrado una importante mejora en el desempeño. El procesador tiene la capacidad de resolver simultáneamente, por conjuntos múltiples disparos, lo que disminuye los tiempos de consulta y decisión, además los programas ejecutados cumplen con los formalismos de las RdP extendidas y sincronizadas, y los resultados de su ejecución son determinísticos. Los tiempos de respuesta para determinar una sincronización son de dos ciclos por consulta (entre la solicitud de un disparo y la respuesta).Facultad de Informátic