Моделювання DPA атаки першого порядку

This work present first order DPA attack based on correlation coefficients on HDL models of cryptographic processors using symmetric ciphers GOST 28147-89 and mCrypton and processing data in masked representation. A system for DPA attack modeling was created, including power consumption analyzer, processing data about layout parasitic interconnections of elements and connections, time-annotated post-place-and-rout information, processor internal elements activity data. As the result of the analysis, we obtained power consumption traces, serving as input for the first order DPA attack based on correlation coefficients. Based on modeling results of the attack on HDL models of the cryptographic processors and architecture features of the processors, we conclude that used processors cores have increased resistance to the attack. As the result, we can recommend the cores of the processors to be used in resource-constrained devices (smart-cards, cryptographic tokens, mobile devices) with higher resistance to first order DPA attack.В данной работе проведено моделирование DPA-атаки первого порядка на основе корреляционных коэффици-ентов на HDL-модели криптографических процессоров за алгоритмами ГОСТ 28147-89 и mCrypton, которые обрабатыва-ют данные в маскированном представлении. Для этого создано систему моделирования DPA-атаки, которая включает в себя анализатор потребляемой мощности, на который подают предварительно полученные данные о паразитных взаимовлияниях элементов и соединений, временно-аннотированую схему процессора, файл VCD (внутренней активности элеме-нтов схемы). В результате получают развернутые во времени трасы потребляемой мощности, которые являются входными данными для DPA-атаки первого порядка на основе корреляционных коэффициентов. Выходя из результатов моде-лирования этой HDL-модели ядер криптографических процессоров и особенности архитектуры рассмотренных процессо-ров, показано, что эти процессоры владеют повышенной стойкостью к этой атаке. Характеристики разработанных ядер процессоров позволяют рекомендовать их к использованию в устройствах с ограниченными ресурсами (смарт-карты, криптографические токены, мобильные устройства связи и т.д.), которые будут иметь повышенную стойкость к DPA-атакам первого порядка.У даній роботі проведено моделювання DPA-атаки першого порядку на основі кореляційних кое-фіцієнтів на HDL-моделі криптографічних процесорів за алгоритмами ГОСТ 28147-89 та mCrypton, які обробляють дані у маскованому представленні. Для цього створено систему моделювання DPA-атаки, яка включає у себе аналізатор споживаної потужності, на який подають попередньо отримані дані про паразит-ні взаємовпливи елементів та з’єднань, часово-анотовану схему процесора, файл VCD (внутрішньої актив-ності елементів схеми). У результаті отримують розгорнуті в часі траси споживаної потужності, які є вхідними даними для DPA-атаки першого порядку на основі кореляційних коефіцієнтів. Виходячи з результатів моделювання цієї атаки на HDL-моделі ядер криптографічних процесорів та особливості архітекту-ри розглянутих процесорів, показано, що ці процесори будуть володіти підвищеною стійкістю до цієї атаки. Характеристики розроблених ядер процесорів дозволяють рекомендувати їх до використання у пристроях з обмеженими ресурсами (смарт-карти, криптографічні токени, мобільні пристрої зв’язку, тощо), які бу-дуть мати підвищену стійкість до DPA-атак першого порядку

Encasing Block Ciphers to Foil Key Recovery Attempts via Side Channel

Providing efficient protection against energy consumption based side channel attacks (SCAs) for block ciphers is a relevant topic for the research community, as current overheads are in the 100× range. Unprofiled SCAs exploit information leakage from the outmost rounds of a cipher; we propose a solution encasing it between keyed transformations amenable to an efficient SCA protection. Our solution can be employed as a drop in replacement for an unprotected implementation, or be retrofit to an existing one, while retaining communication capabilities with legacy insecure endpoints. Experiments on a Cortex-M4 μC, show performance improvements in the range of 60×, compared with available solutions

Reliability and security in low power circuits and systems

With the massive deployment of mobile devices in sensitive areas such as healthcare and defense, hardware reliability and security have become hot research topics in recent years. These topics, although different in definition, are usually correlated. This dissertation offers an in-depth treatment on enhancing the reliability and security of low power circuits and systems. The first part of the dissertation deals with the reliability of sub-threshold designs, which use supply voltage lower than the threshold voltage (Vth) of transistors to reduce power. The exponential relationship between delay and Vth significantly jeopardizes their reliability due to process variation induced timing violations. In order to address this problem, this dissertation proposes a novel selective body biasing scheme. In the first work, the selective body biasing problem is formulated as a linearly constrained statistical optimization model, and the adaptive filtering concept is borrowed from the signal processing community to develop an efficient solution. However, since the adaptive filtering algorithm lacks theoretical justification and guaranteed convergence rate, in the second work, a new approach based on semi-infinite programming with incremental hypercubic sampling is proposed, which demonstrates better solution quality with shorter runtime. The second work deals with the security of low power crypto-processors, equipped with Random Dynamic Voltage Scaling (RDVS), in the presence of Correlation Power Analysis (CPA) attacks. This dissertation firstly demonstrates that the resistance of RDVS to CPA can be undermined by lowering power supply voltage. Then, an alarm circuit is proposed to resist this attack. However, the alarm circuit will lead to potential denial-of-service due to noise-triggered false alarms. A non-zero sum game model is then formulated and the Nash Equilibria is analyzed --Abstract, page iii

Research on performance enhancement for electromagnetic analysis and power analysis in cryptographic LSI

制度:新 ; 報告番号:甲3785号 ; 学位の種類:博士(工学) ; 授与年月日:2012/11/19 ; 早大学位記番号:新6161Waseda Universit