Моделювання DPA атаки першого порядку

This work present first order DPA attack based on correlation coefficients on HDL models of cryptographic processors using symmetric ciphers GOST 28147-89 and mCrypton and processing data in masked representation. A system for DPA attack modeling was created, including power consumption analyzer, processing data about layout parasitic interconnections of elements and connections, time-annotated post-place-and-rout information, processor internal elements activity data. As the result of the analysis, we obtained power consumption traces, serving as input for the first order DPA attack based on correlation coefficients. Based on modeling results of the attack on HDL models of the cryptographic processors and architecture features of the processors, we conclude that used processors cores have increased resistance to the attack. As the result, we can recommend the cores of the processors to be used in resource-constrained devices (smart-cards, cryptographic tokens, mobile devices) with higher resistance to first order DPA attack.В данной работе проведено моделирование DPA-атаки первого порядка на основе корреляционных коэффици-ентов на HDL-модели криптографических процессоров за алгоритмами ГОСТ 28147-89 и mCrypton, которые обрабатыва-ют данные в маскированном представлении. Для этого создано систему моделирования DPA-атаки, которая включает в себя анализатор потребляемой мощности, на который подают предварительно полученные данные о паразитных взаимовлияниях элементов и соединений, временно-аннотированую схему процессора, файл VCD (внутренней активности элеме-нтов схемы). В результате получают развернутые во времени трасы потребляемой мощности, которые являются входными данными для DPA-атаки первого порядка на основе корреляционных коэффициентов. Выходя из результатов моде-лирования этой HDL-модели ядер криптографических процессоров и особенности архитектуры рассмотренных процессо-ров, показано, что эти процессоры владеют повышенной стойкостью к этой атаке. Характеристики разработанных ядер процессоров позволяют рекомендовать их к использованию в устройствах с ограниченными ресурсами (смарт-карты, криптографические токены, мобильные устройства связи и т.д.), которые будут иметь повышенную стойкость к DPA-атакам первого порядка.У даній роботі проведено моделювання DPA-атаки першого порядку на основі кореляційних кое-фіцієнтів на HDL-моделі криптографічних процесорів за алгоритмами ГОСТ 28147-89 та mCrypton, які обробляють дані у маскованому представленні. Для цього створено систему моделювання DPA-атаки, яка включає у себе аналізатор споживаної потужності, на який подають попередньо отримані дані про паразит-ні взаємовпливи елементів та з’єднань, часово-анотовану схему процесора, файл VCD (внутрішньої актив-ності елементів схеми). У результаті отримують розгорнуті в часі траси споживаної потужності, які є вхідними даними для DPA-атаки першого порядку на основі кореляційних коефіцієнтів. Виходячи з результатів моделювання цієї атаки на HDL-моделі ядер криптографічних процесорів та особливості архітекту-ри розглянутих процесорів, показано, що ці процесори будуть володіти підвищеною стійкістю до цієї атаки. Характеристики розроблених ядер процесорів дозволяють рекомендувати їх до використання у пристроях з обмеженими ресурсами (смарт-карти, криптографічні токени, мобільні пристрої зв’язку, тощо), які бу-дуть мати підвищену стійкість до DPA-атак першого порядку

High Speed Clock Glitching

In recent times, hardware security has drawn a lot of interest in the research community. With physical proximity to the target devices, various fault injection hardware attack methods have been proposed and tested to alter their functionality and trigger behavior not intended by the design. There are various types of faults that can be injected depending on the parameters being used and the level at which the device is tampered with. The literature describes various fault models to inject faults in clock of the target but there are no publications on overclocking circuits for fault injection. The proposed method bridges this gap by conducting high-speed clock fault injection on latest high-speed micro-controller units where the target device is overclocked for a short duration in the range of 4-1000 ns. This thesis proposes a method of generating a high-speed clock and driving the target device using the same clock. The properties of the target devices for performing experiments in this research are: Externally accessible clock input line and GPIO line. The proposed method is to develop a high-speed clock using custom bit-stream sent to FPGA and subsequently using external analog circuitry to generate a clock-glitch which can inject fault on the target micro-controller. Communication coupled with glitching allows us to check the target\u27s response, which can result in information disclosure.This is a form of non-invasive and effective hardware attack. The required background, methodology and experimental setup required to implement high-speed clock glitching has been discussed in this thesis. The impact of different overclock frequencies used in clock fault injection is explored. The preliminary results have been discussed and we show that even high-speed micro-controller units should consider countermeasures against clock fault injection. Influencing the execution of Tiva C Launchpad and STM32F4 micro-controller units has been shown in this thesis. The thesis details the method used for the testing a