Amplificador de potência CMOS em 2.4 ghz com potência de saída programável

Orientador : Prof. Dr. Bernardo Rego Barros de Almeida LeiteCoorientador : Prof. Dr. André Augusto MarianoDissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa: Curitiba, 12/12/2016Inclui referências : f. 89-90Área de concentraçãoResumo: A potência DC (PDC) em um sistema móvel sem fio é um critério deter-minante de projeto. O amplificador de potência (PA) é um dos subsistemas que mais consome PDC, uma vez que é responsável por amplificar sinais de baixa potência para sinais de alta potência de saída (POUT). Para que o uso da PDC seja eficiente, o sistema transmissor deve ser capaz de selecionar os níveis de POUT do PA conforme a necessidade da aplicação, relacionando de maneira ótima PDC e POUT. Em arquiteturas de PAs nas quais não é possível selecionar a POUT, o consumo da PDC é aproximadamente constante, independente da POUT utilizada. Dessa maneira, se a aplicação demanda uma POUT baixa, a PDC consumida será aproximadamente a mesma que aquela consumida por uma POUT alta. Ao contrário, em arquiteturas de PAs nas quais a POUT é selecioná-vel, o consumo da PDC é modulado conforme a demanda da POUT. Dessa ma-neira, se é necessária uma POUT alta, a PDC consumida será proporcionalmente maior. Se a POUT é baixa, a PDC consumida será proporcionalmente menor. O fato da PDC ser modulada em função da POUT caracteriza a utilização inteligente da energia disponível em um sistema móvel sem fio. Essa dissertação de mestrado apresenta o projeto, a implementação e a caracterização de um PA em tecnologia CMOS 130 nm em 2,4 GHz com POUT selecionável. O projeto do PA consiste em compreender o que é um PA, qual o seu papel e impacto em um sistema transmissor, onde ele se insere em um sistema transceptor de rádio frequências (RF) e em quais padrões de comunicação sem fio ele se enquadra. Também são demandas de projeto o estudo da tecnologia utilizada (características e ferramentas), CMOS RF8-DM, quais os benefícios e desafios encontrados na microeletrônica de potência em RF, quais arquiteturas atendem aos requisitos de projeto, acompanhar um tape-out, e determinar quais são as métricas utilizadas para a caracterização do circuito. A implementação, por sua vez, consiste em estudar a literatura referen-te às topologias de PAs com POUT selecionável, em compreender os blocos construtivos de um PA, em propor a captura de esquemático da solução defini-da, em realizar o leiaute e simulações do circuito. Por fim, a caracterização neste trabalho consiste em apresentar os re-sultados pós-leiaute e medições preliminares; em apresentar a comparação entre os resultados de pós-leiaute e o estado da arte; a comparação entre os resultados pós-layout e medições; a análise de variações de processo, tensão e temperatura (PVT) e Monte Carlo do circuito, e a apresentação dos resulta-dos do PA em alguns padrões de comunicação digital. Diferentemente da literatura estudada, o PA proposto utiliza um estágio de potência composto por três células de amplificação que são ativadas ou de-sativadas independentemente. Dependendo da combinação em que tais célu-las são ativadas ou desativadas, sete níveis diferentes de POUT e de PDC são obtidos. Por exemplo: quando todas as células são ativadas, o PA é capaz de entregar a maior faixa de POUT possível, entretanto, o consumo de PDC é tam-bém o maior. De forma contrária, se apenas uma célula for ativada e as demais desativadas, a faixa de POUT e o consumo de PDC são reduzidos. Dessa manei-ra, é possível adequar o PA para uma operação com consumo de PDC mínima dependente da POUT desejada. O circuito proposto possui sete modos de ope-ração unívocos em termos de ganho de pequeno sinal, ponto de compressão de 1 dB referenciado à potência de saída (OCP1dB) e potência saturada (PSAT). O PA é incondicionalmente estável em todos os modos de operação. O PA proposto é totalmente integrado, significando que componente externo algum é necessário para o seu funcionamento. Os blocos-núcleo do circuito são: rede de adaptação de impedância de entrada, estágio de ganho, componente de acoplamento interestágios, estágio de potência reconfigurável e rede de adaptação de impedância de saída. Os blocos periféricos do projeto são um buffer e um circuito gerador de polarização. O circuito é composto por pads para que seja possível aplicar e ler as tensões e sinais de RF. As redes de adaptação de impedância de entrada e de saída são responsáveis por adaptar a impedância de 50 ? à impedância de entrada do estágio de ganho e a impedância de saída do estágio de potência a 50 ?, respectivamente. Os estágios de ganho e de potência são responsáveis respectivamente por dar ganho de potência ao sinal RF de entrada e fornecer um sinal de saída com alta potência e baixas distorções. Ambos estágios são baseados em transisto-res em topologia cascode: a fonte de um transistor em configuração fonte co-mum (CS) conectada ao dreno de um transistor em configuração porta comum (CG). Em especial no estágio de potência, para se selecionar os diferentes modos de operação, as células cascode de potência devem ser ligadas ou des-ligadas. Para que as células sejam ligadas, deve-se aplicar a tensão VDD nas portas dos CGs. De forma contrária, para que as células cascode de potência sejam desligadas, deve-se aplicar a tensão gnd nas portas dos CGs. O leiaute do circuito foi realizado considerando a presença de parasitas dos metais, o fluxo e intensidade da corrente RF, o desacoplamento da interfe-rência RF na alimentação e a dispersão de potenciais de terra e de alimenta-ção por todo o circuito. Nenhum erro impactante de fabricação foi encontrado durante o design rule check e o layout Vs. schematic e a verificação de modo ortogonal não apresentaram erros. Após o leiaute, as componentes parasitas R e C foram extraídas, o arquivo de fabricação encaminhado para a MOSIS e simulações pós-leiaute foram conduzidas. A simulação pós-leiaute apresentou os seguintes resultados para o modo de menor potência: PSAT de 8,1 dBm, ganho de 13,5 dB e consumo de PDC de 171 mW para entregar 6 dBm de OCP1dB. O modo de maior potência, por sua vez, apresentou PSAT de 18,9 dBm, ganho de 21,1 dB e PDC de 415 mW para OCP1dB de 18,2 dBm. Em relação à literatura estudada, este trabalho pos-sui a maior faixa de OCP1dB e de PSAT. Em termos de medição, apenas o modo de operação de maior potência foi medido. Ele apresenta um PSAT de 12,6 dBm, OCP1dB de 9,4 dBm, ganho de 12,8 dB e PDC de 252 mW para o OCP1dB. Em termos comparativos, o modo de maior potência medido situou-se entre os modos de menor potência de simulação pós-leiaute. Na tentativa de determinar a fonte da diferença entre o circuito medido e simulado, algumas hipóteses foram testadas, tais como alteração da tensão de polarização do cir-cuito, métodos alternativos para extração de parasitas e influência dos pads no descasamento de impedâncias. Os resultados obtidos não foram suficientes para explicar a discrepância encontrada e espera-se que com as medições fal-tantes seja possível determinar a fonte de diferenças. Palavras-chave: Amplificador de potências. PA CMOS em 2,4 GHz. Po-tência de saída selecionável.Abstract: The DC power consumption (PDC) of a mobile wireless system is a de-terminant project criterion. The power amplifier (PA) is one of the most PDC con-suming subsystem, as it is responsible for amplifying low power signals into high output power (POUT) signals. In order to use PDC efficiently, the transmitter system must be capable of selecting levels of POUT according to the amplifica-tion demand, optimizing the PDC and POUT relation. This masters dissertation presents the design, implementation and characterization of a selectable POUT 2.4 GHz 130 nm CMOS PA. Employing a power stage composed of amplifica-tion cells that are independently enabled or disabled, different levels of POUT and PDC are achieved. The designed amplifier is composed of seven univocal power modes and is fully integrated, meaning that no external components are needed for operation. The characterization of the circuit is composed of small and large-signal continuous-wave metrics, as well as digital channel metrics. The post-layout simulations showed a lowest power mode with a PSAT of 8.1 dBm, gain of 13.5 dB and PDC consumption of 171 mW to deliver an OCP1dB of 6 dBm. The highest power mode performs a PSAT of 18.9 dBm, gain of 21.1 dB and PDC of 415 mW for an 18.2 dBm OCP1dB. The circuit was fabricated and preliminary measurements were conducted. The comparison between measurement and simulation results showed that the fabricated circuit performs bellow expected. Some hypotheses and tests were conducted to determine the difference, but no conclusive results were obtained as further measurements are necessary. Key-words: Power amplifier. 2.4 GHz CMOS PA. Selectable output power

Projeto e simulação de amplificador de potência multimodos de alta potência e baixa variação de ganho

Orientador: Prof. Bernardo Rego Barros de Almeida LeiteDissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa : Curitiba, 13/08/2021Inclui referências: p. 77-79Resumo: Um dos principais subsistemas responsáveis pela comunicação em radiofrequência em dispositivos móveis é o amplificador de potência (PA). O PA tem como função amplificar os sinais de baixa potência até a potência necessária para que esses sinais possam ser recebidos pelo receptor. Considerando-se a alta mobilidade desses dispositivos, diferentes níveis de potência podem ser necessários para a transmissão do sinal. Nesse projeto, é proposto um PA que possa entregar uma potência variável na saída, com foco na potência de saída e baixa variação de ganho na tecnologia CMOS 130 nm. O PA apresenta diferentes modos de operação que, além da potência de saída, também variam a potência consumida pelo circuito. Assim, a utilização de diferentes modos pode apresentar uma economia de energia, o que é um fator importante para dispositivos alimentados por baterias. No entanto, a tecnologia CMOS apresenta limitações para projetos que requerem uma alta potência, sendo necessárias diferentes estratégias para que se possa atingir maiores potências de saída. Nesse projeto foram utilizadas algumas dessas estratégias apresentadas na literatura, como a arquitetura diferencial e o empilhamento de transistores. O PA resultante é controlado por três sinais digitais, tendo quatro modos de operação diferentes, os quais apresentam um OCP1dB variando de 20,6 dBm a 24,6 dBm, um ganho direto que varia entre 30,8 dB e 31,7 dB e uma potência consumida que varia de 1,56 W a 2,61 W. Dessa forma, ao alterar-se entre modos de operação, pode-se atingir uma economia de até 40,2% na potência consumida pelo circuito.Abstract: One of the most important subsystems responsible for the radiofrequency communication in mobile devices is the power amplifier (PA). The PA amplifies the low-power signals to higher power levels so they can be transmitted and then received at the receptor. Considering the high mobility of the mobile devices, different power levels can be required for the signals to be transmitted. In this project a variable power PA is proposed, focusing in the output power and in low gain variation utilizing the 130 nm CMOS technology. The PA has different operation modes that besides the output power, they also present a different power consumption each. Therefore, the circuit can save energy consumption by utilizing different operation modes which is an important factor for devices supplied by batteries. However, the CMOS technology presents limitations to design circuits which requires a high power-level. Due to these limitations, different designs must be used to achieve higher output power levels. In this project some of the design strategies presented in the literature are utilized to improve the output power, like the differential architecture and the stacked transistors. The resulting circuit is PA controlled by three digital signals with four different operation modes which present a OCP1dB varying from 20.6 dBm until 24.6 dBm, a direct gain varying between 30.8 dB and 31.7 dB and a consumed power varying from 1.56 W to 2.61 W. By switching between the different operation modes, this PA can save up to 40.2% of the consumed power

Estudo da reconfigurabilidade do estágio de potência e da rede de impedância de saída de um amplificador de potência CMOS

Orientador: Prof. Dr. André A. MarianoCoorientador: Prof. Dr. Bernardo LeiteDissertação (mestrado) - Universidade Federal do Paraná, Setor de Tecnologia, Programa de Pós-Graduação em Engenharia Elétrica. Defesa : Curitiba, 27/03/2018Inclui referências: p.85-86Área de concentração: Sistemas EletrônicosResumo: A cada dia que passa os dispositivos móveis ganham mais destaque em nosso dia a dia, sendo essenciais para acompanhar o ritmo acelerado de vida que levamos. Novas funções e tecnologias são implantadas a todo momento, o que torna o uso do dispositivo móvel muito mais intenso, exigindo que a bateria seja recarregada ou trocada com grande frequência. Um dos desafios dos desenvolvedores é ter um dispositivo móvel com alta velocidade e que consuma menos energia, aumentando a vida útil da bateria. Esse desafio faz com que pesquisadores trabalhem na melhoria da eficiência energética do dispositivo, sendo os transmissores de radiofrequência, mais especificamente o amplificador de potência (PA), o alvo de muitas pesquisas e trabalhos. O PA é o responsável pelo maior consumo de energia do transceptor RF, pois trabalha para elevar a potência de saída para transmitir a informação. Na maioria das vezes, os PAs trabalham com o nível de potência acima do necessário, fazendo com que o consumo de energia seja alto, diminuindo a vida útil da bateria. Desenvolver um amplificador com controle, tanto da potência de saída, como do nível de consumo de energia, é fundamental para melhorar a eficiência e tempo de duração da bateria de um dispositivo móvel. Neste trabalho, um PA com estágios de reconfigurabilidade é apresentado para aplicações em 2,4 GHz. Os estágios de potência de saída e da rede de impedância de saída podem ser reconfigurados digitalmente, fazendo com que o amplificador de potência opere com alta eficiência, mesmo para níveis de potências mais baixos. Outro ajuste utilizado no projeto, é a variação da tensão de alimentação, de 1,1 V até 1,8 V. Essa variação faz com que o nível de consumo de energia seja baixo. O projeto foi desenvolvido na tecnologia CMOS 0,13 ?m, e é capaz de operar com uma variação de potência entre 10,09 dBm e 18,22 dBm, consumindo uma energia mínima de 94,66 mW e máxima de 341,40 mW, com uma eficiência máxima de 19,4%, permitindo com que a vida útil da bateria seja prolongada. Palavras-chave: amplificador de potência, rede de impedância variável, controle de potência, CMOS, baixo consumo de energia.Abstract: With each passing day mobile devices gain more prominence in our daily life, being essential to accompany the fast pace of life that we take. New functions and technologies are deployed at all times, making the use of the mobile device much more intense, requiring the battery to be recharged or changed frequently. One of the challenges of the developers is to have a mobile device with high speed and that consumes less energy, increasing the battery life. This challenge makes researchers work on improving the energy efficiency of the device, with radio frequency transmitters, more specifically the power amplifier (PA), the target of much research and work. The PA is responsible for the highest power consumption of the RF transceiver, as it works to raise the output power to transmit the information. Most often, PAs work at above-average power levels, making power consumption high, shortening battery life. Developing an amplifier with control of both output power and power consumption is critical to improving the efficiency and battery life of a mobile device. In this work, a PA with reconfigurability stages is presented for 2.4 GHz applications. The output power stages and the output impedance network can be digitally reconfigured, causing the power amplifier to operate with high efficiency , even for lower power levels. Another adjustment used in the design is the variation of the supply voltage, from 1.1 V to 1.8 V. This variation causes the level of power consumption to be low. The desing was developed in 0.13 ?m CMOS technology and is capable of operating with a power range between 10.09 dBm and 18.22 dBm, consuming a minimum energy of 94.66 mW and a maximum of 341.40 mW, with a maximum efficiency of 19.4%, allowing the battery life to be prolonged. Key words: power amplifier, variable impedance network, power control, CMOS, low power consumption