Acceleration of bit-true simulations for word length optimization using high-level synthesis tools

El propósito del presente trabajo n de grado es proporcionar al diseñador de circuitos digitales un sistema que ejecute la optimización de anchos de palabra a un circuito digital, me diante simulaciones bit-true aceleradas por dispositivos hardware FPGA. Estas simulaciones bit-true se basan en la ejecución iterada del algoritmo a optimizar dadas unas restricciones en los anchos de palabra de cada variable, con la nalidad de explorar las posibles combinacio nes de anchos de palabra, que minimicen los recursos del circuito digital y cumplan el error máximo soportado. Para facilitar un nivel más alto de abstracción y una mejor metodología de diseño de aceleradores hardware, este sistema se ha diseñado utilizando herramientas de sín tesis de alto nivel, que de nen un sistema acelerador utilizando un lenguaje de programación común como es C++. Los resultados indican una aceleración de hasta un 5.25x en algoritmos de alta carga computacional como puede ser un ltro de respuesta nita al impulso, ahorrando días o semanas de tiempo de ejecución. Por otro lado, es razonable concluir que al utilizar el lenguaje de programación C++, el sistema se hace más accesible y entendible que utilizando lenguajes de descripción de hardware habituales para la programación de FPGA como Verilog o VHDL