Multiscale modelling of low-pressure CVD of Silicon based materials in deep submicronic trenches: a continuum feature scale model

The ability to predict feature profile evolution across wafers during filling from equipment scale operating conditions is one important goal of process engineers for power component fabrication. We develop an integrated approach for simulating the multiple length scales needed to address this problem for Low Pressure CVD processes of silicon based materials in deep submicronic trenches (aspect ratio can exceed 50). In this approach, continuum models at the reactor (100m) and feature (10-7m) scales are tightly coupled in order to predict micro- and macro- loading effects in a transient environment. First, the main principles and assumptions of the reactor and trench scale models are presented. Then, some characteristic examples of numerical results at the trench scale are analysed and compared with the predictions of the deterministic Ballistic Transport-Reaction Model (BTRM) EVOLVE. This comparison shows that our continuum approach gives results as accurate as those of the BTRM one even for highly non conformable layers, for computations times up to 3 times lower

Piégeage d'impuretés métalliques par implantation d'hélium (applications aux composants intégrés de puissance)

In the industry of the semiconductor, the contamination of silicon by metal impurities, like iron, in particular during thermal treatments at high temperatures, involves a degradation of the electrical characteristics as well as some reliability problems. Until now, the gettering stage was filled by a phosporus diffusion step after a POCI3 deposition. However this technique is not always sufficient or even possible on several types of components. A promising alternative is the use of helium implantation as gettering stage. The aim of this work was to study the evolution of the defects created by helium implantation, as well as the kinetics of trapping of metal impurity, iron. The influence of this trapping stage was observed through the evolution of electrical quantities, measured on Schottky and bipolar diodes. Using this technique, we have observed a reduction of the free iron concentration is observed and accompanied by a reduction of the leakage currents. In some components, it becomes inevitable to carry out a lateral gettering. Within this framework, we studied the lateral gettering using helium implantation, this element being implanted in periphery of the devices. The obtained results confirm the capacity of lateral gettering of the metal impurities by helium implantation. The lateral extension, using this type of gettering, can reach several millimeters, phenomenon being limited by the diffusion of the impurity to trap. The tests of this helium implantation step on a protection diode (produced by STMicroelectronics) have shown a great improvement of the fabrication yields.Dans l'industrie du semi-conducteur, la contamination du silicium par des impuretés métalliques, comme le fer, notamment lors de traitements thermiques à haute température, entraîne une dégradation des caractéristiques électriques ainsi que des problèmes de fiabilité. Jusqu'à présent, l'étape de piégeage était remplie par une étape de diffusion de phosphore après un dépôt de POCI3. Cependant cette technique n'est toujours pas suffisante ou même possible sur certains types de composants. Une alternative prometteuse est le piégeage par implantation d'hélium. Le but de ce travail a été d'étudier l'évolution des défauts créés par implantation d'hélium, ainsi que la cinétique de piégeage d'une impureté métallique, le fer. L'influence de ce piégeage a été observée à travers l'évolution de grandeurs électriques, mesurées sur les diodes Schottky et bipolaires. En effet, en utilisant cette technique, on note une diminutioni de la concentration de fer libre, ce qui s'accompagne par une diminution des courants de fuite. Dans certains composants, il devient inévitable d'effectuer un piégeage latéral. Dans ce cadre, nous avons étudié le piégeage latéral utilisant l'implantation d'hélium ; cet élément étant implanté en périphérie des dispositifs. Les résultats obtenus confirment la capacité de piégeage latéral des impuretés métalliques par ce type d'implantation. L'extension latérale utilisant ce type de piégeage peut atteindre plusieurs millimètres, ce phénomène étant limité par la diffusion de l'impureté à piéger. Des essais d'implantation d'hélium sur une diode de protection produite par STMicroelectronics se sont traduits par une amélioration conséquente des rendements de fabrication.TOURS-BU Sciences Pharmacie (372612104) / SudocSudocFranceF

Evaluation of Mesoporous Silicon Thermal Conductivity by Electrothermal Finite Element Simulation

International audienceThe aim of this work is to determine the thermal conductivity of mesoporous silicon (PoSi) by fitting the experimental results with simulated ones. The electrothermal response (resistance versus applied current) of differently designed test lines integrated onto PoSi/silicon substrates and the bulk were compared to the simulations. The PoSi thermal conductivity was the single parameter used to fit the experimental results. The obtained thermal conductivity values were compared with those determined from Raman scattering measurements, and a good agreement between both methods was found. This methodology can be used to easily determine the thermal conductivity value for various porous silicon morphologies

Modélisation multi-échelle du comblement par LPCVD de tranchées profondes pour la fabrication de nouveaux composants de puissance

Plus que jamais, accroître simultanément le niveau d'intégration et les performances des composants microélectroniques présente un enjeu majeur pour les praticiens du domaine. Dans le cas des capacités, une solution efficace pour réduire l'aire d'occupation en surface du substrat tout en conservant de fortes capacitances est de fabriquer des structures à trois dimensions, impliquant la gravure puis le comblement de tranchées profondes dans le volume des plaquettes de silicium. La fabrication de ces capacités 3D implique en particulier le dépôt par LPCVD (Low Pressure Chemical Vapor Deposition) de silicium polycristallin, de nitrure de silicium, de silicium dopé in situ au bore et au phosphore, dans des tranchées de largeur micronique à très fort rapport de forme (le rapport de la largeur sur la profondeur des gravures peut excéder 50). Les procédés de LPCVD industriels permettent actuellement de traiter simultanément jusqu'à 200 plaquettes pré-gravées de 20 voire 30 cm de diamètre. Parvenir à combler de façon conforme, c'est-à-dire sans laisser de vide, et avec une bonne uniformité en termes d'épaisseur déposée, de composition chimique et de structure cristalline, de telles microstructures, à la fois suivant leur profondeur et en tout point de la charge de plaquettes, présente un enjeu technologique important. C'est dans le but d'accélérer la phase de mise au point et d'industrialisation de ces procédés LPCVD pour le comblement de tranchées profondes qu'une étude de modélisation multi-échelles a été engagée. Cette étude vise à développer un ensemble auto-cohérent de modèles permettant de représenter localement les phénomènes physico-chimiques en jeu, de l'échelle du réacteur jusqu'à celle de la tranchée, en vue de disposer d’outils performants de simulation et d’optimisation du comportement du procédé. Dans un premier temps, un modèle de simulation du réacteur a été mis au point sur la base du code de CFD Fluent, qui permet d’accéder aux cartes de vitesses d’écoulement, de température, de composition du gaz et de vitesses de dépôt en tout point de l’équipement. Un modèle 2D à l’échelle des tranchées a ensuite été développé, toujours sur la base du code Fluent, qui permet de suivre l’évolution du profil en épaisseur du dépôt avec le temps. Les premiers résultats obtenus pour le dépôt de silicium pur à partir de silane seront présentés et commentés, pour divers rapports de forme et géométries de tranchées. En particulier, le phénomène rémanent de « bowing » sera simulé. La nécessité d’interconnecter ces deux échelles de modélisation par une procédure auto-cohérente sera illustrée, en particulier pour les cas de fortes surfaces spécifiques initiales des plaquettes. De premières pistes de progrès seront finalement proposées

Multiscale approach for simulation of silicon etching using SF 6 /C 4 F 8 Bosch process

International audienc

Implementation of the Homogenization Method in the Numerical Estimation of Wafer Warpage

Given the growing global demand for high-performance microcomponents, while keeping the size of the microcomponents as small as possible, several manufacturers have chosen to increase the number of thin layers to increase the integration density. These thinner layers cause warping-type deformations during processing. In this study, warping during the development of a stacking composed of a silicon substrate coated with two thin layers, one dielectric in undoped silicate glass (USG) and the other metallic in platinum, was numerically analyzed and validated by comparison with experimental measurements. The numerical study presented in this paper has several components that make it simple and reliable. Indeed, simplifications of the loading conditions were introduced and validated by comparison with experimental results. Another part of the simplification is to integrate a homogenization approach to reduce the number of calculations. The efficiency and precision of the homogenization approach were validated for the mechanical and thermomechanical models by comparing the heterogeneous and homogenized models

Implementation of the Homogenization Method in the Numerical Estimation of Wafer Warpage

Given the growing global demand for high-performance microcomponents, while keeping the size of the microcomponents as small as possible, several manufacturers have chosen to increase the number of thin layers to increase the integration density. These thinner layers cause warping-type deformations during processing. In this study, warping during the development of a stacking composed of a silicon substrate coated with two thin layers, one dielectric in undoped silicate glass (USG) and the other metallic in platinum, was numerically analyzed and validated by comparison with experimental measurements. The numerical study presented in this paper has several components that make it simple and reliable. Indeed, simplifications of the loading conditions were introduced and validated by comparison with experimental results. Another part of the simplification is to integrate a homogenization approach to reduce the number of calculations. The efficiency and precision of the homogenization approach were validated for the mechanical and thermomechanical models by comparing the heterogeneous and homogenized models

Crack Propagation Modeling in Silicon: A Comprehensive Thermomechanical Finite-Element Model Approach for Power Devices

International audienceWafer handling during the manufacturing process introduces microcracks and flaws at the wafer edge. This paper aims at determining whether an initial crack would be able to propagate through the silicon active region of power devices when it is subjected to high electrothermal loads during operating conditions or accelerated thermal cycling tests. Failure analysis performed on these power devices has revealed some typical propagation paths. The most critical crack propagation cases (or paths) were determined by finite-element model simulations. The energy release rate has been calculated for different crack lengths, locations, or thermal loads, and then compared with the silicon critical energy release rate. Hence, different critical crack lengths have been determined. The effect of dice design, temperature, or mechanical properties of the materials on crack thresholds has been also investigated