Implementación y optimización del uso de DPS en FPGA en diseño de circuitos a medida para calcular determinantes de orden 4

En este artículo se presenta el diseño e implementación de dos circuitos digitales a medida para el cálculo de determinantes de matrices de orden 4, mediante el algoritmo del Teorema de Laplace, utilizando números enteros de 8 bits. Se analizan los resultados de la implementación de los circuitos enfocados desde dos perspectivas, la primera instanciando un módulo que calcula determinantes de orden 3, mientras que enla segunda, las multiplicaciones se realizan de manera directa en el mismo bloque, reduciendo así la cantidad de unidades DSP necesarios para obtener el resultado final.En ambos casos se comparan tanto la ocupación y los tiempos de respuesta. Por otro lado, la descripción del circuito se realizó en Lenguaje de Descripción de Hardware (HDL) en el software ISE de Xilinx.Palabra(s) Clave(s): determinante, DSP, FPGA, teorema de Laplace

Implementación de una estructura neuronal celular en hardware reconfigurable

El siguiente artículo presenta el diseño e implementación de una red neuronal celular (CNN) desarrollado en dispositivos reconfigurables FPGA con aplicaciones para procesamiento digital de imágenes en escala de grises a ocho bits y dimensión M x N.La CNN es capaz de hacer el procesamiento mediante una exploración sobre todo el patrón de entrada, desplazando por bloques la matriz para procesar la imagen. La red propuesta consiste en una matriz de 24 elementos de procesamiento, constituidos por unidades aritméticas independientes que determinan su valor, colocados en una malla rectangular de cuatro filas por seis columnas. Se describe un conjunto de enlaces programables que permiten modificar la salida mediante el tipo de conectividad definido.El diseño fue desarrollado utilizando lenguaje de descripción de hardware VHDL. La implementación se realizó en un dispositivo FPGA Xilinx® de la familia Virtex-6. Se muestra la simulación, así como los resultados en área de ocupación y latencia.Palabra(s) Clave(s): CNN, FPGA, procesamiento digital de imágenes

Arquitectura genérica de una red en chip de enrutamiento unidireccional en FPGA

El constante aumento de los componentes que contiene un sistema on-chip ha incrementado la complejidad de comunicación entre los elementos de procesamiento (EPs) del sistema. Un recurso utilizado para disminuir la complejidad es el diseño de enrutamiento de conexiones (cableado), el cual ha sido suficiente para interconectar algunos EPs, dicho diseño se conoce como redes en chip o por sus siglas en inglés NoC (Network on Chip), de manera alternativa, enrutar paquetes permite una mayor escalabilidad de las redes, tener una latencia aceptable y una utilización moderada de área. Sin embargo, las redes en chip (NoC) suelen ser implementadas en tecnologías rígidas y deterministas como los ASIC (Circuito Integrado de Aplicación Específica), limitando la flexibilidad, arquitectura y modularidad que ofrece una NoC de enrutamiento de paquetes. Este trabajo propone una arquitectura de una red en chip de switcheo o enrutamiento unidireccional utilizando un router genérico para topología de mariposa, de enrutamiento de paquetes, implementado en una FPGA de la familia Xilinx. Donde el diseño permite enviar paquetes desde 16 puntos de origen, hacia 16 puntos de destino, así como la flexibilidad de enviar paquetes de diferentes tamaños, divididos enflits. Este diseño tiene como resultado una arquitectura compacta, permitiendo dejar el mayor espacio posible para los EPs.Palabra(s) Clave(s): arquitectura de router, control de flujo, FPGA, NoC, redes en chip

Implementación en hardware de un SVPWM en un Soft-Core Nios II. Parte I

Este artículo expone la implementación en hardware de una modulación por ancho de pulsos en un espacio vectorial en un soft-core embebido Nios II. La utilización de dispositivos reconfigurables otorga flexibilidad en el diseño y otras mejoras en términos de consumo de potencia con la ayuda de herramientas de software que permiten hacer más eficientes los algoritmos. Se presenta la configuración de un procesador embebido Nios II en su modo estándar implementado en hardware sobre una FPGA Cyclone II de la familia de Altera, una de las ventajas del soft-core embebido Nios II es que podemos efectuar cálculos que contengan números del tipo flotante, esto nos sirve para realizar las operaciones trigonométricas requeridas por el algoritmo de modulación por ancho de pulsos en un espacio vectorial. El algoritmo es descrito en lenguaje C++ mediante una aplicación software también de la familia de Altera. La solución nos brinda buena precisión en los cálculos matemáticos y entre los resultados obtenidos se muestra la gráfica de ocupación del dispositivo Cyclone II para la implementación del soft-core embebido, así como tabla de tiempos medidos en simulaciones con modelsim y tabla de valores correspondientes a las seis salidas del SVPWM realizado en el Nios II y que se leyeron con ayuda de un analizador lógico en tiempo real.