Training in hypoxia fails to further enhance endurance performance and lactate clearance in well-trained men and impairs glucose metabolism during prolonged exercise.

The aim of this study was to investigate the synergistic effects of endurance training and hypoxia on endurance performance in normoxic and hypoxic conditions (approximately 3000 m above sea level) as well as on lactate and glucose metabolism during prolonged exercise. For this purpose, 14 well-trained cyclists performed 12 training sessions in conditions of normobaric hypoxia (HYP group, n = 7) or normoxia (NOR group, n = 7) over 4 weeks. Before and after training, lactate and glucose turnover rates were measured by infusion of exogenous lactate and stable isotope tracers. Endurance performance was assessed during incremental tests performed in normoxia and hypoxia and a 40 km time trial performed in normoxia. After training, performance was similarly and significantly improved in the NOR and HYP groups (training, P < 0.001) in normoxic conditions. No further effect of hypoxic training was found on markers of endurance performance in hypoxia (training x hypoxia interaction, n.s.). In addition, training and hypoxia had no significant effect on lactate turnover rate. In contrast, there was a significant interaction of training and hypoxia (P < 0.05) on glucose metabolism, as follows: plasma insulin and glucose concentrations were significantly increased; glucose metabolic clearance rate was decreased; and the insulin to glucagon ratio was increased after training in the HYP group. In conclusion, our results show that, compared with training in normoxia, training in hypoxia has no further effect on endurance performance in both normoxic and hypoxic conditions or on lactate metabolic clearance rate. Additionally, these findings suggest that training in hypoxia impairs blood glucose regulation in endurance-trained subjects during exercise

Nouveaux procédés de l'élaboration et de mise en oeuvre de capteurs et microsystèmes en silicium et silicium poreux par des méthodes luminescentes et électriques

LYON-Ecole Centrale (690812301) / SudocSudocFranceF

Oxydes cristallins à haute permittivité diélectrique épitaxiés sur silicium (SrO et SrTiO3)

L étude de la croissance épitaxiale d oxydes cristallins sur silicium présente un grand intérêt pour les technologies CMOS du futur ou l intégration monolithique sur Si : la miniaturisation continue des composants de la microélectronique devrait conduire, pour les nœuds technologiques sub-22 nm, au remplacement de la silice comme oxyde de grille par des oxydes cristallins à haute permittivité diélectrique afin de limiter les fuites par effet tunnel. La maîtrise de la croissance d'oxydes cristallins doit aussi permettre l'intégration sur silicium d oxydes fonctionnels a propriétés ferroélectriques, magnétiques ou optiques, ouvrant ainsi la voie au développement de nouveaux dispositifs. Un objectif essentiel est donc d obtenir la croissance épitaxiale d oxydes de bonne qualité cristalline et présentant une stabilité thermodynamique avec Si, avec la formation d interfaces abruptes. Les études menées dans ce travail ont concerné la maitrise de l élaboration d oxydes cristallins sur Si à basses températures par épitaxie par jets moléculaires et le développement de stratégies d ingénierie d interface appropriées. Les matériaux envisagés ont été d une part, les oxydes d alcalinoterreux, tels que SrO, BaxSr1-xO, d autre part des oxydes de type pérovskite tels que SrTiO3, BaTiO3 ou LaAlO3. Une première étape a consisté à définir et à optimiser les conditions d homo-épitaxie et d hétéro-épitaxie d oxyde sur oxyde, pour les systèmes SrO/SrTiO3, SrTiO3/SrTiO3, BaTiO3/SrTiO3 et LaAlO3/SrTiO3. La faisabilité de réalisation d hétéro-structures d oxydes cristallins a ainsi été montrée dans une perspective d intégration d oxydes fonctionnels sur semi-conducteur. Dans une deuxième étape, nous avons cherché à maîtriser l épitaxie d oxydes cristallins sur silicium, en étudiant plus particulièrement les systèmes SrO/Si et SrTiO3/Si : l oxyde de strontium SrO peut être épitaxié à température ambiante, avec formation d une interface abrupte, sans formation de silice à l interface. Le désaccord de maille avec Si conduit cependant à une relaxation rapide de la contrainte au delà de la 2ème monocouche déposée, par formation de dislocations. A une température plus élevée de 500C, un dépôt de quelques monocouches de SrO conduit par contre à la formation d un silicate monocristallin de composition proche de Sr2SiO4. Cependant, l interface silicate de strontium/Si présente une stabilité thermodynamique médiocre, par suite de réactions interfaciales, lors de recuits prolongés à haute température. Nous avons aussi développé une stratégie de croissance épitaxiale de SrTiO3 sur Si, en nous attachant à une description fine de l interface à l aide de techniques complémentaires telles que la spectroscopie de photons X et la microscopie électronique en transmission. Le processus d élaboration optimisé s appuie sur la succession de différentes étapes : une ingénierie d interface avec formation d un siliciure de strontium, une recristallisation à basse température de quelques monocouches de SrTiO3 et la reprise d épitaxie ultérieure à plus haute température. On observe ainsi la formation d une couche de bonne qualité cristalline, sans pouvoir éviter la formation d une couche interfaciale amorphe de type silicate de ~1nm. L utilisation de couches tampon interfaciales de SrO ou SrTiO3 sur Si a aussi permis la reprise d épitaxie de la pérovskite LaAlO3 sur Si, dont l épitaxie directe sur Si n avait pu être obtenue. L ensemble des résultats ainsi obtenus permet d envisager le développement de processus d intégration de nouvelles fonctionnalités sur silicium et la réalisation de dispositifs nouveaux pour la microélectronique.The study of the epitaxial crystalline oxide growth on silicon is of great interest for the future CMOS technologies or monolithic integration on silicon : the miniaturization of the micro-electronic devices leads to the replacement of the SiO2 gate oxide by crystalline oxides with high dielectric permittivity. The control of the crystalline oxide growth must also allow integration of functional oxide on silicon with ferroelectric, magnetic or optical properties, thus opening the way with the development of new devices. The studies undertaken in this work are related to the growth of crystalline oxides on silicon at low temperatures with molecular beam epitaxy and the development of strategies of suitable interface engineering. The deposited materials were on the one hand the rare earth oxides such as SrO, Ba.Sr1-.O and the other hand, oxides of perovskite type such as SrTiO3, BaTiO3 or LaAIO3. A first step has consisted in defining and optimizing the conditions of homo-epitaxy and hetero-epitaxy of oxide on oxide, for the systems SrO/SrTiO3, SrTiO3/SrTiO, BaTi3/SrTiO3 and LaAlO3/SrTiO3. The feasibility to realise crystalline oxide hetero-structures was thus studied from the point of view of functional oxide integration on semiconducteur. In a second step, we achived to control the crystalline oxide epitaxy on silicon, by studying more particularly the systems SrO/Si and SrTiO3/Si : strontium oxide can be grown at ambient temperature with formation of an abrupt interface, without silica to the interface. At a higher temperature of 500C, depositing some mono-layers of SrO leads on the other hand to the formation of a mono-crystalline silicate of composition close to Sr2SiO4. However, the interface strontium silicate/Si has a poor thermodynamic stability, due to interfacial reactions during annealings at high temperature. We also developed a strategy of epitaxial growth of SrTiO3 on silicon based on the succession of various steps : an engineering of interface with formation of a strontium silicide, a recrystallization at low temperature of some mono-layers of SrTiO3 and the subsequent epitaxy at higher temperature. Thus, we observe the formation of a layer of good crystalline quality, without being able to avoid the formation of an amorphous silicate interfacial layer of ~1nm. The use of buffer layers of SrO or SrTiO3 on silicon allows the subsquent epitaxy of the LaALlO3 perovskite, of which the direct epitaxy on silicon could not have been obtained. The whole of the results so obtained makes it possible to consider the development of process of integration of new functionalities on silicon and the realization of new devices for micro-electronics.LYON-Ecole Centrale (690812301) / SudocSudocFranceF

From diagnosis to diagnosability: axiomatization, measurement and application

International audienc

Decreasing Test Qualification Time of AMS&RF Systems by using Normal Estimation

International audienceThe test cost of heterogeneous integrated circuits has significantly increased. So, the definition of relevant test methods and efficient test stimuli are becoming crucial research orientations for semiconductor manufacturers. In this paper, we propose to decrease the manufacturing test cost of AMS&RF System-on-Chips (SoC) by automatically qualifying and optimizing existing test set. We will present a Computed Aided Test tool PLASMA that uses faults injection and faults simulation technique to perform the test qualification and generation. This tool reduces both test time and test equipments cost using a high-level fault model. After discussing on the advantages of the choice of behavioral faults models, we present a method that allows us to decrease the overall simulation times. This method proposes to reduce the number of simulated fault-free models thanks to a normal estimation

Strain-induced formation of self-assembled nanostructures in the epitaxial growth of InAs and GaAs on InP(001)

International audienc

Using of Behavioral level AMS & RF Simulation for Validation Test Set Optimization

International audienceThe expansion of Wireless Systems-on-Chip leads to a rapid development of new design and test methods. In this paper, the test benches defined for design validation or characterization of AMS & RF SoCs are first optimized and then re-used for production testing. Although the original validation test set allows the verification of both design functionalities and performances, this test set is not well adapted to manufacturing test due to its high execution time and high test equipments costs requirement. The optimization of this validation set is based on the evaluation of each test stimuli. This evaluation relies on a high level faults simulation method. Hence, a fault model based on the variations of behavioral parameters and its related qualification metric are presented. This approach is used on the receiver part of a WCDMA transceiver. The test bench optimization realized is evaluated for manufacturing test thanks to structural fault coverage measurements

Génération de vecteurs de test pour les systèmes analogiques mixtes et RF

National audienceL'augmentation de la complexité des circuits intégrés mixtes et RF rend difficile leur test. Les défauts pouvant apparaître lors de la production de ces circuits sont plus difficilement observables et contrôlables. Plusieurs méthodes de génération de vecteurs de test ont déjà été développées mais présentent des temps de simulation rédhibitoires pour le test de systèmes AMS&RF complexes. Dans notre approche, nous proposons une méthode de génération de vecteurs de test basée sur l'injection et la simulation de fautes modélisées au niveau comportemental

Qualification et génération de vecteurs pour la validation et le test de production de systèmes analogiques, mixtes et RF

L'augmentation de la complexité des systèmes sur puce mixtes et RF (SoC AMS&RF) rend difficile leur test. En effet, les défauts pouvant apparaître lors de la conception et la fabrication de ces circuits sont de plus en plus difficilement observables et contrôlables. Plusieurs méthodes de test ont déjà été développées pour les composants RF élémentaires mais ces méthodes conduisent à des temps de simulation rédhibitoires pour la génération des tests de SoC AMS&RF. Ainsi, nous proposons une méthode pour la qualification et la génération de vecteurs de test basée sur l'injection et la simulation de fautes au niveau comportemental. Cette approche est validée sur un IC, développé par ST Microelectronics, réalisant le front-end RF d'un système d'émission-réception WCDMA