Modelado de interconexiones Single-Ended empleando técnicas de modelo sustituto y diseño de experimentos

En este trabajo se estudió una topología punto-a-punto, compuesta por un buffer maestro, su paquete, dos líneas de transmisión de longitudes L1 y L2 con una resistencia en serie en el PCB, y un buffer esclavo, donde la respuesta considerada para el sistema fue el tiempo de vuelo de las señales digitales provenientes de los buffers. Las simulaciones por lo general se realizaban con un simulador SPICE y modelaban la topología en secciones. Para disminuir los recursos computacionales durante procesos de optimización, se obtuvieron modelos sustitutos a partir del diseño de experimentos, ya que no existe un modelo analítico del sistema completo. Para construir el modelo sustituto se realizaron experimentos de cribado. Los factores no controlables que tuvieron un efecto significativo en el tiempo de vuelo de la señal del buffer maestro fueron: la impedancia característica (Zo) de las líneas de transmisión del PCB y las condiciones de operación de los dos buffers. Estos factores también fueron significativos para la señal procedente del buffer esclavo, así como la Zo de las líneas de transmisión del paquete. Se comparó el ajuste de diseños compuestos centrales rotables y face-centered con la consideración de un error máximo del 15%. Los diseños face-centered fueron menos complejos y proporcionaron un menor ajuste del modelo, sin embargo, fueron menos poderosos en la extrapolación de las predicciones. Los diseños rotables estuvieron limitados en el intervalo permitido para las longitudes L1 y L2. Mediante los modelos sustitutos desarrollados para las interconexiones se representó un bus síncrono, el Serial Peripheral Interface (SPI), que requiere un análisis de tiempo para evaluar la longitud máxima permitida de las líneas de transmisión. Un algoritmo Nelder-Mead con función de penalización añadida se utilizó para optimizar las longitudes L1 y L2 del modelo sustituto, lo que mantuvo los márgenes de tiempo igual o mayores a cero. Las longitudes óptimas se validaron utilizando simuladores SPICE

Frequency- and Time-Domain Yield Optimization of a Power Delivery Network Subject to Large Decoupling Capacitor Tolerances

Sub-optimal design of power delivery networks (PDN) may cause performance deterioration and severe functional failures on high-speed computer platforms. Voltage regulators (VR) distribute controlled voltage in the PDN to the active devices, providing a steady power supply at a desired DC voltage level with an acceptable noise level or ripple. Unacceptable voltage drops can be caused by transient switching currents at the devices. Many decoupling capacitors are commonly used to lower the PDN impedance profile in order to reduce power supply noise and to supply fast transient current to switching devices. However, commercially available decoupling capacitors typically present large manufacturing variability. In this paper, we first propose an optimization methodology that gradually finds the best compensation parameter values of a buck converter VR to meet suitable stability criteria. Simultaneously, the number of parallel decoupling capacitors in the PDN is minimized while meeting a frequency-domain impedance profile specification and a time-domain minimum voltage droop requirement under nominal parameter values. Finally, a statistical analysis, yield estimation, and yield optimization of the nominally optimized PDN subject to large decoupling capacitor tolerances is presented. We consider the impedance profile, transient voltage droop, and voltage regulator stability as the responses of interest for yield calculation.ITESO, A.C

Power Delivery Network Impedance Profile and Voltage Droop Optimization

The design process of power delivery networks (PDN) in modern computer platforms is becoming more relevant and complex due to its relationship with high-frequency effects on signal integrity. When circuits start operating, the changing current flowing through the PDN produces fluctuations creating voltage noise. Unsuccessful noise control can compromise data integrity. A suitable PDN design approach is the use of decoupling capacitors to lower the impedance profile and mitigate current surges, ensuring a small variation in the power supply voltage under significant transient current loads. An optimization approach to determine the number of decoupling capacitors in a PDN is presented in this paper, aiming at decreasing the amount of decoupling capacitors without violating the PDN design specifications, looking at both the impedance profile in the frequency domain and the resulting voltage droop in the transient time-domain.ITESO, A.C

Optimizing a buck voltage regulator and the number of decoupling capacitors for a PDN application

An optimization methodology to determine the best values of the compensation elements of a buck voltage regulator (VR) as well as the optimal number of decoupling capacitors in a power delivery network (PDN) application is proposed. A state average equivalent circuit model of the buck converter is employed. The proposed optimization methodology gradually finds the best compensation parameter values of a buck converter VR to meet some stability criteria in a PDN application. Additionally, the number of parallel decoupling capacitors in the PDN is minimized to simultaneously meet a frequency-domain impedance profile specification and a time-domain voltage droop requirement.ITESO, A.C

Decoupling Capacitors Optimization Methodologies for Power Delivery Networks in Computer Platforms

Toda plataforma de cómputo requiere de una red de suministro de potencia (PDN, por sus siglas en inglés) para energizar sus dispositivos. Cuando la señales en los diferentes dispositivos de una PDN comienzan a conmutar, provocan picos de corriente que crean ruido de voltaje. El control de ruido fallido en la PDN puede deteriorar el desempeño y provocar fallas funcionales graves en la plataforma de cómputo. El nivel de voltaje requerido por los chips depende del espectro de frecuencia de la corriente que consumen; así un buen diseño de PDN debe tener un perfil de impedancia bajo. Esto se hace colocando varias etapas de capacitores de desacoplo para reducir la impedancia y proporcionar fuentes locales de carga. Estos arreglos de capacitores paralelos introducen frecuencias resonantes que pueden magnificar los problemas de ruido y que se traducen en el dominio del tiempo como caídas de voltaje. Esta tesis doctoral presenta un procedimiento numérico para encontrar las frecuencias resonantes paralelas de un arreglo paralelo de más de dos capacitores, así como ecuaciones analíticas para encontrar las frecuencias resonantes paralelas de un arreglo de tres capacitores, que también aproximan las frecuencias de resonancia de arreglos de más de tres capacitores. Luego presenta varias técnicas de optimización numérica para optimizar el número de capacitores de desacoplo en una PDN y los valores de los elementos de compensación de un regulador de voltaje que aseguran estabilidad, considerando los efectos en el dominio de la frecuencia y del tiempo. Además, esta tesis presenta un enfoque de optimización del rendimiento en el dominio de la frecuencia y del tiempo considerando el impacto de las tolerancias de capacitancia en los capacitores de desacoplo. Finalmente, la tesis proporciona los primeros pasos para obtener un circuito equivalente concentrado de planos discretizados de una PDN que permita colocar capacitores de desacoplo en cualquier lugar de la PDN. Cada metodología propuesta es debidamente validada por casos de prueba adecuados, demostrando la eficiencia de las técnicas propuestas. También se prevén algunas oportunidades de investigación futuras