Track formation in strontium titanate

Schnelle schwere Ionen führen in dem keramischen Material Strontiumtitanat zu Veränderungen, den sogenannten Spuren. Diese Arbeit verfolgt das Ziel, das Verständnis der dabei ablaufenden Prozesse zu erweitern. Dafür müssen technische Voraussetzungen geschaffen werden, die technischen Ziele dieser Arbeit. Diese Voraussetzungen werden durch die Installation eines neuen Ultrahochvakuumaufbaus am M1-Zweig des Linearbeschleunigers in Darmstadt erfüllt. Der Aufbau kombiniert die Möglichkeit zur Bestrahlung von Proben durch schnelle schwere Ionen mit zwei verschiedenen Untersuchungsmethoden. Mit einem Flugzeitmassenspektrometer werden die bei der Bestrahlung emittierten Sekundärionen und Sekundärneutralteilchen hinsichtlich ihrer Masse analysiert. Mittels Rastersondenmikroskopie, die ein sehr gutes räumliches Auflösungsvermögen bis in den Nanometerbereich aufweist, werden lokale Veränderungen auf den Oberflächen nach der Bestrahlung untersucht. Die Repetition von Experimenten zur Oberflächenanalyse der für die Bestrahlung mit schnellen schweren Ionen typischen Hügelkettenbildung in Strontiumtitanat dient der Überprüfung der Funktionstüchtigkeit dieses Aufbaus. Dabei ist im Rahmen dieser Arbeit erstmals eine neuartige Modifikation, ein Graben vor den Hügelketten, entdeckt worden. Dieser Graben ist in seiner Länge ebenso wie die Hügelbildung durch den Winkel zwischen Ionenflugrichtung und Oberfläche einstellbar. Das fehlende Material des Grabens wird über den Flugzeitmassenspektrometrieaufbau mit einer Emission von Strontiumverbindungen verknüpft. Dabei kann keine Emission von Titanverbindungen beim Beschuss des Strontiumtitanats mit schnellen schweren Ionen beobachtet werden. Die Emission von Strontium und Strontiumoxiden dagegen ist mit dem Schwellwertverhalten der Hügelbildung in Strontiumtitanat verknüpft. Sowohl die Hügel- als auch die Grabenbildung werden hinsichtlich eines thermisch induzierten Phasenübergangs mit dem sogenannten Thermal-Spike-Modell und der sogenannten Rayleighinstabilität, einem durch Oberflächenspannung und Störungen eines Probensystem getriebenen Massentransport, diskutiert. Beide Ansätze liefern eine plausible Erklärung für die beobachteten Modifikationen. Simulationen mit dem Thermal-Spike-Modell liefern eine gute Übereinstimmung der Hügelkettenlänge mit einer Schmelztemperatur des Materials, während die Grabenlänge verknüpft mit einer Siedetemperatur des Materials überschätzt wird. Um diese Beobachtungen und Erkenntnisse auf andere Probensysteme zu übertragen, findet ein Vergleich mit Messungen an dem keramischen Material Titandioxid statt. In den Untersuchungen können weder eine Grabenbildung vor den Hügelketten noch eine Emission von Teilchen beim Beschuss mit schnellen schweren Ionen von Titandioxid beobachtet werden, obwohl Siedetemperaturen des Materials in den Simulationen erreicht werden.The aim of this work is a deeper understanding of the processes during the track formation by irradiation with swift heavy ions in the ceramic material strontium titanate. There are certain technical requirements to reach this aim. A new experimental setup with ultra high vacuum conditions has been installed for this purpose at the M1 branch of the linear accelerator in Darmstadt. It combines the possibility of irradiation by swift heavy ions under different angles of incidence with two methods of analysis, the time-of-flight spectrometry for the analysis of emitted secondary ions and secondary neutrals during irradiation, as well as scanning probe microscopy for a detailed mapping of the surface of a sample down to the nanometer scale after irradiation. A repetition of experiments dealing with the typical formation of chains of hillocks demonstrates the operational reliability of this setup. In the process the formation of a rift in front of the chain of hillock has been observed for the first time. The length of this rift varies with the adjusted angle of incidence in analogy to the hillock formation. The missing material of the rift is linked with an emission of strontium and compounds of strontium by the time of flight spectrometry. An emission of titanium and its compounds has not been observed during the irradiation of strontium titanate. On the other hand, the emission of strontium and its compounds are linked to threshold behavior like the hillock formation. Both the hillock formation and the rift formation are discussed with reference to a thermal phase transition in the Thermal-Spike model and the so-called Rayleigh instability, a mass transport driven by capillary forces and a perturbation of the system. Both approaches give a plausible explanation for the observed modifications. The simulations with the Thermal-Spike model shows a good agreement between the length of the chains of hillocks and the melting point of the material, while the length of the rifts, that is linked with a boiling point of the material, is overestimated. Measurements are taken on titanium dioxide, also a ceramic material, to transfer the observations and findings to a similar probe system. For this system neither a rift formation in front of the chains of hillocks nor an emission of particles by irradiation of swift heavy ions is observed, although the boiling temperature of the material can be reached

Eine präzise Multilevel-Testbench zur Systemsimulation und Charakterisierung einer 2,5 GHz PLL

In diesem Aufsatz wird eine präzise Multilevel-Testbench zur PLL-Charakterisierung vorgestellt. Die Schwerpunkte dieses Beitrags sind einerseits das 10 GHz VCO-Design und andererseits die vorhersagefähigen Ergebnisse der mit Hilfe dieses Multilevelansatzes durchgeführten PLL-Systemsimulationen. <br><br> Bei dem VCO-Design wurden folgende Ergebnisse erreicht: Abstimmbereich ≈26% bzw. kvco≈1300 MHz/V, Phasenrauschen PN=–101,4 dBc/Hz @1 MHz Offset vom 10 GHz Träger, Leistungsverbrauch = 5,5 mW. Als realistisches Demonstrationsbeispiel ist das „analog mixed signal“-Verhalten eines 2,5 GHz PLL-Systems für „dual-conversion“-Strukturen bei IEEE 802.11a WLAN-Anwendungen gewählt worden. Für dieses Beispiel wird eine effiziente PLL-Modellierung kritischer PLL-Blöcke (Frequenzteiler und Phasenfrequenzdetektor) auf der Basis der PSS-Analyse und neuer Verilog-A/MS Befehle demonstriert. Die dabei verwendete Testbench kann im Prinzip in verschiedenen aktuellen Wireless Kommunikationssystemen bis 10 GHz wieder verwendet werden (Reuse-IP). Dieser Ansatz führt einerseits zur Verbesserung der Simulationszeiten (verglichen mit dem Transistorlevel) und andererseits zu genaueren und realistischeren Ergebnissen, vor allem am VCO-Ausgang (verglichen mit dem HDL-Level)

Design of a 12-bit low-power SAR A/D Converter for a Neurochip

Cutting-edge CMOS neurochips, which consist of a Microelectrode Array (MEA) manufactured on top of CMOS circuitry, allow the recording of the electrical activity of neural networks in-vitro, and their stimulation. As CMOS technology continues to scale down, signal processing is favorably done in the digital domain, which requires Analog-to-Digital Converters (ADCs) to be integrated on-chip. To relax the requirements on the neurochip’s surface temperature control system, a low-power ADC is targeted1. Among various ADC architectures, the Switched-Capacitor (SC) or Charge-Redistribution Successive Approximation Register (SAR) ADC is best suited for low power and 12-bit resolution. To avoid common-mode errors, the SC SAR ADC uses a differential topology. To decrease area, power, and cost while maintaining 12-bit accuracy, the Binary-Weighted (BW) capacitor array is split into three sub-BW capacitor arrays connected through two series capacitors. A comparator with three preamplifier stages and a latch discriminates voltage differences as small as 200μV while concurrently working with rail-to-rail input signals. The SAR control logic uses only four DFFs for the finite state machine, whereas a classical SAR implementation with shift-registers would use 12 DFFs. Furthermore, a shared register bank contains the output codes and memorizes the position of switches. The SAR ADC will be manufactured in UMC 0.18μm CMOS technology

On the Influence of Thermal Diffusion and Heat Flux on Bipolar Device and Circuit Performance

For device models which consider energy transport the modeling of the flux components due to spatially inhomogeneous carrier temperatures is still a con-troversial issue. In this paper the influence of these flux components on device and circuit performance is evaluated by the example of a state of the art bipolar technology using mixed level 2D-device/circuit simulation. 1

Towards generic low-power area-efficient standard cell based memory architectures

Digital IC designers often use SRAM macrocells to implement on-chip memory functionality. In this paper we argue that in several situations, standard cell based memories (SCMs) can have advantages over SRAM macrocells. Various ways to implement SCMs are presented and compared to each other for different CMOS technologies and standard cell libraries and to corresponding macrocells, aiming for finding the most adequate memory option for each application. The benefits and drawbacks of SCMs compared to macrocells are illustrated with the example of a low-power low-density parity check (LDPC) decoder

Two-Port Low-Power Gain-Cell Storage Array: Voltage Scaling and Retention Time

The impact of supply voltage scaling on the retention time of a 2-transistor (2T) gain-cell (GC) storage array is investigated, in order to enable low-power/low-voltage data storage. The retention time can be increased when scaling down the supply voltage for a given access statistics and a given write bit-line (WBL) control scheme. Moreover, for a given supply voltage, the retention time can be further increased by controlling the WBL to a voltage level between the supply rails during idle and read states. These two concepts are proved by means of Spectre simulation of a GC-storage array implemented in 180-nm CMOS technology. The proposed 2-kb storage macro is operated at only 40% of the nominal supply voltage and leverages the GCs to enable two-port operation with a negligible area-increase compared to a single-port implementation

Standard-Cell Based Memories (SCMs): from Sub-VT to Error-Resilient Systems

Embedded memories consume an increasingly dominant part of the overall area and power of a large variety of systems-on-chip [ITRS’09]: 1) biomedical implants and wireless sensor networks require robust memories operating in the sub-VT domain; 2) many handheld devices and microprocessors are operated near to threshold-voltage; and 3) fault-tolerant systems/error-resilient computing has attracted interest due to increaing process variations. Standard-cell based memories (SCMs) entail minimum design effort and are immediately functional in any system from reliable sub-VT to error-resilient high-performance. In particular, sub-VT SCMs ensure robustness and improve access bandwidth and energy-efficiency compared to sub-VT SRAM macros. Adding only one custom cell (low-leakage latch) to a commercial standard-cell library further improves energy-efficiency of sub-VT SCMs. In fault-tolerant systems requiring small data retention times, a small amount of errors in the memory content does not severely impede system functionality, and dynamic latches yield SCMs smaller than commercial 6T SRAM macros for storage capacities up to at least 2kb. Various silicon-prooven SCM architectures are presented, and the best-practice SCM implementations for both sub-VT and above-VT applications are derived. To reduce leakage power in sub-VT SCMs, a latch with few highly resistive VDD-ground path is designed using transistor stacking and stretching. For the benefit of smaller silicon area, but at the cost of reduced robustness, various dynamic latches are integrated in the SCM compilation flow