DEVELOPMENT OF SETUP FOR ON-WAFER PULSE-TO-PULSE STABILITY CHARACTERIZATION OF GAN HEMT TRANSISTOR IN KU-BAND

International audienceWe report on the development of a test bench to extract pulse-to-pulse (P2P) stability On-Wafer in Ku-band. The P2P stability is crucial for RADAR performances. GaN HEMT transistors are a promising candidate for RADAR application. However, they typically generate trapping effects, which can strongly affect the P2P stability. Two methods RMS and Standard Deviation based on temporal analysis are employed to extract the stability indicators. The main idea of the P2P test bench is the use of a homodyne demodulation to recover the envelop of the RF. This setup is also combined to an active load pull towards P2P stability test bench dedicated to the new generation of GaN HEMT transistors in large signal condition close to their operational mode

The impact of dislocations on AlGaN/GaN Schottky diodes and on gate failure of high electron mobility transistors

Abstract GaN epitaxially grown on Si is a material for power electronics that intrinsically shows a high density of dislocations. We show by Conductive Atomic Force Microscopy (C-AFM) and Defect Selective Etching that even for materials with similar total dislocation densities substantially different subsets of dislocations with screw component act as current leakage paths within the AlGaN barrier under forward bias. Potential reasons are discussed and it will be directly shown by an innovative experiment that current voltage forward characteristics of AlGaN/GaN Schottky diodes shift to lower absolute voltages when such dislocations are present within the device. A local lowering of the Schottky barrier height around conductive dislocations is identified and impurity segregation is assumed as responsible root cause. While dislocation related leakage current under low reverse bias could not be resolved, breakdown of AlGaN/GaN Schottky diodes under high reverse bias correlates well with observed conductive dislocations as measured by C-AFM. If such dislocations are located near the drain side of the gate edge, failure of the gate in terms of breakdown or formation of percolation paths is observed for AlGaN/GaN high electron mobility transistors

GaN-based power devices: Physics, reliability, and perspectives

Over the last decade, gallium nitride (GaN) has emerged as an excellent material for the fabrication of power devices. Among the semicon- ductors for which power devices are already available in the market, GaN has the widest energy gap, the largest critical field, and the highest saturation velocity, thus representing an excellent material for the fabrication of high-speed/high-voltage components. The presence of spon- taneous and piezoelectric polarization allows us to create a two-dimensional electron gas, with high mobility and large channel density, in the absence of any doping, thanks to the use of AlGaN/GaN heterostructures. This contributes to minimize resistive losses; at the same time, for GaN transistors, switching losses are very low, thanks to the small parasitic capacitances and switching charges. Device scaling and monolithic integration enable a high-frequency operation, with consequent advantages in terms of miniaturization. For high power/high- voltage operation, vertical device architectures are being proposed and investigated, and three-dimensional structures—fin-shaped, trench- structured, nanowire-based—are demonstrating great potential. Contrary to Si, GaN is a relatively young material: trapping and degradation processes must be understood and described in detail, with the aim of optimizing device stability and reliability. This Tutorial describes the physics, technology, and reliability of GaN-based power devices: in the first part of the article, starting from a discussion of the main proper- ties of the material, the characteristics of lateral and vertical GaN transistors are discussed in detail to provide guidance in this complex and interesting field. The second part of the paper focuses on trapping and reliability aspects: the physical origin of traps in GaN and the main degradation mechanisms are discussed in detail. The wide set of referenced papers and the insight into the most relevant aspects gives the reader a comprehensive overview on the present and next-generation GaN electronics

Special issue on wide bandgap based devices: design, fabrication and applications: [Editorial]

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Conception et réalisation de transistors à effet de champ à hétérojonction sur substrat InP pour amplification de puissance en bande W

L'objectif de ce travail est la conception et la réalisation de transistors à effet de champ (TEC) sur substrat InP pour l'amplification de puissance en bande W. Le but est d'étudier les potentialités en puissance de différents TEC dans la filière InP à 94 GHz. La montée en fréquence requiert la diminution des dimensions du composant, ce qui est assurément défavorable à une bonne tenue en tension. Notre défi est de tenter d'élaborer des transistors capables de fonctionner à cette fréquence et possédant une tension de claquage élevée. Nous avons utilisé, pour la modélisation de nos composants, un logiciel bidimensionnel de type Monte Carlo. Il possède la particularité de prendre en compte les phénomènes d'ionisation par impact et permet, donc, de pouvoir estimer les potentialités des structures en terme de claquage. Après avoir optimisé celui-ci de manière à simuler des structures comportant des grilles ultracourtes, nous avons étudié l'influence d'une couche d'InP entre le cap layer et la barrière. Il apparaît, d'une part, que cette couche est bénéfique aux performances fréquentielles en passivant la surface du composant de chaque côté de la grille. D'autre part, nous avons observé une baisse conséquente du nombre d'évènements ionisants dans le canal, ce qui implique une augmentation de la tenue en tension. Ensuite, nous avons comparé une structure à canal GaInAs avec une structure à canal InP. Les résultats théoriques pour la structure à canal InP nous laisse espérer une forte amélioration de la tenue en tension. Il est néanmoins nécessaire d'utiliser une grille ultracourte sur cette structure afin de tenter de combler ses faibles perfonnances fréquentielles. Dans le but de respecter notre cahier des charges, il a été indispensable d'optimiser certaines étapes technologiques du composant.Nous sommes notamment parvenus à réaliser des grilles de 50 nm avec un bon rendement et nous disposons sur le même masque de 4 longueurs de grille, allant de 150 nm à 50 nm. Il n'en reste pas moins que la clé du procédé réside dans la réalisation du fossé de grille. En effet, Nous ayons mis évidence les limites de la réduction des dimensions des HEMTs sur substrat InP. Il s'avère que pour une trop faible épaisseur de barrière, les états de surface sur l'AlInAs libérés après la gravure du cap layer deviennent pénalisants. Ils ont pour conséquence un considérable effet kink sur la caractéristique I(V) et une forte augmentation de la capacité grille source qui dégrade complètement la fréquence de coupure du composant. En augmentant l'épaisseur de barrière, nous retrouvons des caractéristiques statiques ainsi que des performances fréquentielles correctes du composant. Néanmoins, dans ce cas, la distance grille canal étant trop élevée, nous observons des effets de canal court pour les grilles sub-100 nm. Pour faire face à ce problème, il est nécessaire de réaliser un fossé de grille le plùs étroit possible afin de réduire au maximum la surface d'AlInAs. Cependant, cette solution, difficile à réaliser technologiquement, n'est pas compatible avec les applications de puissance puisquelle est néfaste à la tension de claquage. Nous avons alors mis au point une solution au scaling des HEMTs sur InP compatible avec les applications de puissance en bande W. Nous avons optimisé un procédé de réalisation du fossé de grille sur une structure comportant une barrière composite InP/AlInAs de 20 nm en enterrant la grille dans la couche d'InP pour la déposer sur l'AIInAs.LILLE1-BU (590092102) / SudocSudocFranceF

GaN-on-silicon high-electron-mobility transistor technology with ultra-low leakage up to 3000 V using local substrate removal and AlN ultra-wide bandgap

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GaN heterostructures for next generation of highly robust RF power electronics: from growth design to devices

We report on a novel ultrathin high polarization AlN/GaN heterostructure for millimeter-wave applications that allows achieving unique combination of high performance and high robustness. A key feature has been the implementation of a thick in-situ SiN cap layer. A full description from growth design to major electrical data with respect to device reliability will be provided in the presentation

High Power AlN/GaN HEMTs with record power-added-efficiency >70% at 40 GHz

International audienceWe report on breakthrough power-added-efficiency (PAE) Q-band performances using a vertically scaled AlN/GaN HEMT technology. The comparison between a 3 nm and 4 nm barrier thickness shows both superior performance and robustness for the thinner barrier layer attributed to the reduced mechanical strain into the heterostructure. Large signal characteristics at 40 GHz revealed an outstanding PAE of 73% at VDS = 30V associated to an output power density > 5 W/mm in pulsed mode. Also, the load-pull measurements mapping across the 4-inch wafer demonstrates a high uniformity and reproducibility of the results. Consequently, significantly improved PAE can be expected for next generation of high power MMICs operating in the millimeter-wave range

Low Buffer Trapping Effects above 1200 V in Normally off GaN-on-Silicon Field Effect Transistors

International audienceWe report on the fabrication and electrical characterization of AlGaN/GaN normally off transistors on silicon designed for high-voltage operation. The normally off configuration was achieved with a p-gallium nitride (p-GaN) cap layer below the gate, enabling a positive threshold voltage higher than +1 V. The buffer structure was based on AlN/GaN superlattices (SLs), delivering a vertical breakdown voltage close to 1.5 kV with a low leakage current all the way to 1200 V. With the grounded substrate, the hard breakdown voltage transistors at VGS = 0 V is 1.45 kV, corresponding to an outstanding average vertical breakdown field higher than 2.4 MV/cm. High-voltage characterizations revealed a state-of-the-art combination of breakdown voltage at VGS = 0 V together with low buffer electron trapping effects up to 1.4 kV, as assessed by means of substrate ramp measurements