Representació de nombres enters: el conveni "complement a u"

Document per a l'aprenentatge de la representació de nombres enters utilitzant el conveni anomenat "signe i magnitud". Inclou exercicis. Forma part de la documentació d'un puzle docent per a l'aprenentatge de la representació de nombres enters en els computadors.Martí Campoy, A. (2014). Representació de nombres enters: el conveni "complement a u". http://hdl.handle.net/10251/3842

Sistemas secuenciales síncronos: el diagrama de estados de un control de volumen

Este artículo docente presenta los pasos para construir un diagrama de estados para un sistema secuencial síncrono, siguiendo el modelo de autómata de Moore. Se utiliza un ejemplo para ilustrar la construcción del diagrama de estados.Martí Campoy, A. (2013). Sistemas secuenciales síncronos: el diagrama de estados de un control de volumen. http://hdl.handle.net/10251/3042

Sistemas secuenciales síncronos: síntesis desde codificación mínima

Este artículo docente presenta el proceso de síntesis de un Sistema Secuencial Síncrono mediante un ejemplo. Se parte de una tabla de estados codidicados con codificación mínima para un automáta de Moore.Martí Campoy, A. (2016). Sistemas secuenciales síncronos: síntesis desde codificación mínima. http://hdl.handle.net/10251/68317DE

Sistemas secuenciales síncronos: codificación de estados de un control de volumen

Este artículo docente presenta diferentes alternativa para realizar la codificación de los estados de un sistema secuencial síncrono, siguiendo el modelo de autómata de Moore. Se utiliza un ejemplo para ilustrar las diferentes alternativas.Martí Campoy, A. (2015). Sistemas secuenciales síncronos: codificación de estados de un control de volumen. http://hdl.handle.net/10251/5224

Sistemas secuenciales síncronos: síntesis desde codificación one-hot

Este artículo docente presenta el proceso de síntesis de un Sistema Secuencial Síncrono mediante un ejemplo. Se parte de una tabla de estados codificados con codificación one-hot para un autómata de Moore.Martí Campoy, A. (2016). Sistemas secuenciales síncronos: síntesis desde codificación one-hot. http://hdl.handle.net/10251/6834

Sistemes seqüencials síncrons: El diagrama d'estats d'un control de volum

Aquest article docent presenta els passos per construir un diagrama d'estats per a un sistema seqüencial síncron, seguint el model de autòmat de Moore. S'utilitza un exemple per a il·lustrar la construcció del diagrama d'estats.Martí Campoy, A. (2014). Sistemes seqüencials síncrons: El diagrama d'estats d'un control de volum. http://hdl.handle.net/10251/3955

Combining watchdog processor with instruction cache locking for a fault-tolerant, predictable architecture applied to fixed-priority, preemptive, multitasking real-time systems

[EN] Control flow monitoring using a watchdog processor is a well-known technique to increase the dependability of a microprocessor system. Most approaches embed reference signatures for the watchdog processor into the processor instruction stream. These signatures contain the information required to detect control flow errors during program execution by the main processor. This paper proposes an architecture that offers both fault-tolerance and dynamic cache locking combined. This combination is achieved taking advantage of the fact that watchdog processor signatures are inserted along the program code. Then cache locking information is incorporated into these signatures. And also the required circuitry to inform the cache controller whether to lock or not the instructions fetched by the main processor is added into the watchdog processor. With this approach both fault-tolerant and real-time features are supported by the same hardware, therefore saving room on the silicon die or FPGA size. Results from experiments show that in most cases this approach reaches the same performance than previous, hardware-costly proposals.This work was partially funded by the Plan Nacional de I+D, Comision Interministerial de Ciencia y Tecnologia (FEDER-CICYT) under the project HAR2017-85557-P and Agencia Estatal de Investigacion under the project DPI2016-80303-C2-1-P.Martí-Campoy, A.; Rodríguez-Ballester, F. (2019). Combining watchdog processor with instruction cache locking for a fault-tolerant, predictable architecture applied to fixed-priority, preemptive, multitasking real-time systems. IEEE. 259-265. https://doi.org/10.1109/ETFA.2019.8869168S25926

Funciones lógicas: tabla de verdad

Este artículo docente introduce la terminología básica de los circuitos combinacionales y describe como construir la tabla de verdad de una función lógica.Martí Campoy, A. (2018). Funciones lógicas: tabla de verdad. http://hdl.handle.net/10251/105180DE

Generació de funcions lògiques mitjançant multiplexors

Aquest article docent descriu com implementar funcions lògiques per mitjà de multiplexors. Inclou exemples i exercicis.Martí Campoy, A. (2013). Generació de funcions lògiques mitjançant multiplexors. http://hdl.handle.net/10251/2733

Representació de nombres enters: el conveni "excés Z"

Document per a l'aprenentatge de la representació de nombres enters utilitzant el conveni anomenat "Excés Z".Inclou exercicis.Martí Campoy, A. (2014). Representació de nombres enters: el conveni "excés Z". http://hdl.handle.net/10251/3955