Aportaciones al diseño de ADCs en tecnologías nanométricas y para entornos de alta radiación

El trabajo presentado a lo largo de esta Tesis Doctoral está intrínsecamente relacionado con la evolución del diseño de circuitos integrados analógicos y de señal mixta empleando tecnologías nanométricas. En los últimos años, el desarrollo de dichas tecnologías ha posibilitado un avance gigantesco en cuanto a funcionalidad y velocidad de los sistemas de comunicaciones, provocando un gran auge en los sistemas de comunicaciones, con especial relevancia de los estándares inalámbricos. No obstante, también han surgido nuevos retos a nivel arquitectural y de diseño derivados, en gran medida, de los efectos del escalado tecnológico, que obligan a la búsqueda de nuevas soluciones para adecuarse a unas restricciones cada vez más exigentes. En la presente Tesis Doctoral se han realizado aportaciones en dos ámbitos destinados a aplicaciones de interés para el diseño microelectrónico analógico en tecnologías nanométricas: 1. Diseño de convertidores Analógico-Digital de muy alta velocidad. Los nuevos estándares de comunicaciones de banda ancha o la mayor velocidad de lectura de los soportes de almacenamiento de información incrementan la necesidad de mayor velocidad de conversión en el diseño de convertidores Analógico-Digital (A/D). Los convertidores con arquitectura flash o de conversión directa suelen ser los más utilizados para este tipo de aplicaciones. Sin embargo, la resolución de dichos convertidores se ve seriamente comprometida por el error de offset de los comparadores utilizados, que en tecnologías nanométricas resulta especialmente sensible a las variaciones de procesos. Las prestaciones de las técnicas tradicionales se ven afectadas por los efectos del escalado, siendo necesario emplear nuevas técnicas que permitan alcanzar los requerimientos con un consumo energético eficiente. 2. Diseño robusto de circuitos analógicos para aplicaciones espaciales y nucleares. Las frecuencias de trabajo cada vez más elevadas y dimensiones de los transistores más y más pequeñas hacen que la influencia de los Efectos de Eventos Singulares (SEE) sea cada vez más crítica, tanto en los circuitos digitales como analógicos. La evolución de las tecnologías CMOS ha contribuido a incrementar los riesgos de errores críticos en circuitos en entornos de alta radiación, donde la interacción de iones pesados con los componentes analógicos puede dar lugar a variaciones transitorias o permanentes en su comportamiento. Por una parte, las frecuencias de funcionamiento cada vez más altas pueden incrementar la sensibilidad ante la captura de Eventos Singulares Transitorios (SET), aumentando el riesgo de propagación de errores. Además, los SET son fuertemente dependientes de la configuración eléctrica de los dispositivos, pudiendo afectar muy seriamente al rendimiento e incluso a la funcionalidad de los circuitos. Es por ello que el estudio de estos impactos y su influencia en circuitos analógicos ha adquirido en los últimos años una enorme relevancia, ya que un análisis de las posibles vulnerabilidades puede proporcionar información clave para el diseño de sistemas robustos contra la radiación. Dentro del primer ámbito de investigación se ha diseñado un convertidor A/D de 6 bits de tipo flash para el estándar de comunicaciones Ultra-WideBand (UWB). En primer lugar, se han estudiado de las limitaciones que imponen las tecnologías nanométricas con vistas a su aplicación al diseño microelectrónico en convertidores de alta velocidad y bajo consumo. Se ha determinado que el comportamiento de los convertidores A/D de tipo flash está limitado por errores causados por las mayores variaciones en los procesos. Mediante el análisis de la literatura, se han estudiado e identificado diferentes técnicas y tendencias seguidas por la comunidad científica en los últimos años con el objetivo de incrementar la eficiencia energética en el ámbito considerado. En concreto, se han descrito y referido numerosas técnicas de compensación, interpolación, submuestreo y simplificación de la circuitería analógica. Como principal aportación original en este campo, se propone una técnica novedosa de calibración para compensación de offset y mismatch en el dominio analógico. Sobre la topología básica de un convertidor flash, se emplean técnicas de interpolación capacitiva para disminuir el número de amplificadores, mejorando las prestaciones en consumo sobre esquemas tradicionales. El esquema propuesto no usa capacidades a la entrada del convertidor, reduciendo así la carga en la misma y disminuyendo el consumo de los bloques anteriores. Además, la técnica presentada requiere de una única fase de reloj, disponiendo los amplificadores de más tiempo de trabajo en cada ciclo, resultando en una menor exigencia en sus prestaciones y ahorro en consumo. En el ámbito del diseño microelectrónico para aplicaciones en entornos de alta radiación, la principal aportación de esta Tesis Doctoral ha sido el desarrollo de un nuevo software de ayuda al diseño de circuitos robusto a radiación: AFTU (Analog Fault Tolerant University of Seville Debugging System). En el contexto considerado y en el marco de proyectos financiados por la Agencia Espacial Europea (Cosmic Vision, FTU2), se constata la necesidad de seguir una estricta metodología de evaluación y test de los circuitos diseñados para asegurar el correcto funcionamiento en entornos de alta radiación. El conocimiento de las partes más vulnerables a los efectos de la radiación es un punto crítico para el diseño tolerante a fallos de circuitos microelectrónicos en aplicaciones para el espacio, y se requiere una herramienta que permita un análisis rápido de vulnerabilidades en etapas tempranas de diseño. A lo largo de esta Tesis, se describe la arquitectura de la herramienta desarrollada, así como las principales características, parámetros de interés y ejemplos que permitan conocer su uso y potencialidad. Para evaluar y depurar el funcionamiento de la misma se ha evaluado la sensibilidad a SET de diferentes circuitos reales, empleando tanto diseños propios como ajenos analizados en colaboración con empresas. Esta evaluación ha permitido tanto depurar los errores detectados en el prototipo inicial, como definir nuevas heurísticas para el análisis de sensibilidad, así como incorporar paulatinamente nuevas tecnologías sobre las que poder realizar el análisis de sensibilidad ante SEE. Se incluyen en esta Tesis Doctoral algunos ejemplos de circuitos analizados, como muestra del potencial de la herramienta desarrollada

Analog CMOS Readout Channel for Time and Amplitude Measurements With Radiation Sensitivity Analysis for Gain-Boosting Amplifiers

The front-end readout channel consists of a charge sensitive amplifier (CSA) and two different unipolar-shaping circuits to generate pulses suitable for time and energy measurement. The signal processing chain of the single channel is built of two different parallel processing paths: a fast path with a peaking time of 30 ns to obtain the time of arrival for each particle impinging the detector; and a slow path with a peaking time of 400 ns dedicated for low noise amplitude measurements, which is formed by a pole-zero cancellation circuit and a 4th order complex shaper based on a bridged-T architecture. The tunability of the system is accomplished by the discharge time constant of the CSA in order to accommodate various event rates. The readout system has been implemented in a 180 nm CMOS technology with the size of 525 μm x 290 μm . The building blocks use compact gain-boosting techniques based on quasi-floating gate (QFG) transistors achieving accurate energy measurement with good resolution. The high impedance nodes of QFG transistors require a detailed study of sensitivity to single-effect transients (SET). After carrying out this study, this paper proposes a method to select the value of the QFG capacitors, minimizing the area occupancy while maintaining robustness to radiation. The nonlinearity of the CSA-slow-shaper has been found to be less than 1% over a 10–70 fC input charge. The power dissipation of the readout channel is 4.1 mW with a supply voltage of 1.8 V.Ministerio de Ciencia, Innovación y Universidades PGC2018-095640-B-I00Consejería de Transformación Económica, Industria, Conocimiento y Universidades P18-FR-3852 y P18-FR-431

Achieving Energy Efficiency in Analogue and Mixed Signal Integrated Circuit Design

Wireless communications are one of the major successes of the engineering over the past two decades. The progress made in this area has not only produced a huge technological growth, but also a great impact at social and economical level. In fact, the possibility of being connected anywhere at any time has radically changed people habits. The evolution of wireless communications is obviously linked to the power consumption of devices, which also continues increasing due to the growing amount of data and transmission speed required by the new communication standards. In contrast, the energy available in portable batteries does not grow at the same rate, improving only their capacity in a 10% every two years (Shahab, 2010). This leads to an increasingly gap between power needs and battery capacity. Therefore, energy efficiency of electronics systems has become a crucial factor to maximize the lifetime of the available batteries and one of the most important research topics in integrated circuits design in recent years. The increase in power consumption is less dramatic for the digital domain, since it is partially compensated, as the technology scales-down, by the reduction of the supply voltage and the geometrical dimensions of a single device. The main reason for decreasing the supply voltage in modern CMOS technology is to avoid the possible breakdown of the transistors due to the extremely thin oxide. For a CMOS logic gate, e.g. an inverter, the simplest logic cell, the power consumption can be expressed as: P = ˪ ⋅ Vdd2・ f where CL is the load capacitor at the output of the inverter, Vdd is the supply voltage and f is the operating frequency. Despite of the ever-increasing working speed, the power consumption in CMOS logic circuits is reduced as the supply voltage and geometry sizes scale down. For instance, the power consumption of microprocessors is reduced in a 50% for each technology generation if the supply voltage scales down in a 30% (Bokar, 1999) and according to Gene’s law, the power dissipation in embedded DSP processors will be decreased by a half every 18 months. As it will be explained later, this relative “low cost” of digital computation in terms of power dissipation, supports the idea of maximizing the digitization level of an electronic system not only to dismiss the fabrication costs but also as a way of reducing its power consumption. The System-On-Chip (SoC) trend is the main cause for the analogue and mixed-signal and digital integrated circuits (ICs) to be fabricated on the same wafer. This fact eventually requires the analogue and mixed-signal ICs to be fabricated in modern CMOS technologies to save cost. However, several challenges are encountered in the scaling-down of the CMOS technologies for analogue designs with not much clear advantages (Yao et al. 2006). The threshold voltage is not scaled as aggressively as the supply voltage to avoid leakage current in transistors. As a consequence, the available signal swing is lower and a reduction of the noise of the circuit to maintain the same dynamic range is required. Reducing thermal noise increases the power consumption of analogue and mixed-signal circuitry. Particularly, in discrete time applications, reducing circuit noise means increasing the capacitances which results in higher power consumption in order to maintain the same operation speed. Additionally, as technologies are scaled down, the output resistance of the MOS transistors decreases resulting in lower op-amp gain. In order to increase the gain, it is required to use either cascode transistors or cascade amplifiers, increasing the complexity of the circuits. These solutions worsen the swing problems and increase the power consumption. The analogue-to-digital (A/D) converter is one of the most important and power consuming building blocks in modern electronics systems. Moreover, A/D converter (ADC) requirements tend to be more stringent as the analogue functionality is moved to the digital domain. In recent years, the demand of more and more performance (speed and/or resolution) within a limited energy budget has pushed the IC research community to put a huge effort into increasing the energy efficiency of the ADCs. For instance, data collected from the literature over the last years indicate that the power efficiency of ADCs has improved by a factor of two every two years (Murmann, 2008), allowing some designs to become portable, such as those for biomedical applications. Due to this fact, a special attention to ADC architectures will be taken in some sections of this chapter, as they are the most limiting blocks in recent systems. In portable bio-signals acquisition micro-systems, the power consumption requirements are taken to the extreme. For instance, medical implant devices, such as modern pacemakers, require extremely low power consumption (about 10-40 μW) in order to operate up to 10 years or more using a small non-rechargeable battery (Yeknami et al., 2010). In wearable electronics for biomedical monitoring applications, extreme miniaturization is required and this will limit the battery size and power draw. Wearable electroencephalography (EEG) is a good example of such a power-limited system. EEG records the voltage between electrodes placed on the scalp and provides a non-invasive interface to the brain. Discrete, lightweight and comfortable devices are essential for user acceptance in applications such as epilepsy diagnosis (Casson & Rodriguez-Villegas, 2011). Long-term EEG monitoring of patients in their daily environment is generally required for epilepsy diagnosis. As these types of medical tests can take long periods of time, ultra-low power and miniaturized electronics systems need to be developed. Another interesting arising application is the Energy Autonomous Sensors (EAS) which will represent a revolution in the use of wireless technologies, such as wireless sensor networks, in the ambient intelligence paradigms. Exploiting this continuously improving energy efficiency and advances in energy harvesting, miniaturized battery-less sensors that do not need to be recharged for their whole operational life are becoming possible nowadays (Belleville et al. 2010). In the second section of the chapter, we give a summary on the most common techniques that have been used by the IC research community in the last years to reduce the power consumption in analogue and mixed signal circuits. Several references to relevant works where each technique is detailed are provided. The following four general categories have been considered to classify the presented techniques: * Biasing point optimization. * Digitally assisted techniques. * Analogue circuitry simplification. * Efficient use of biasing. The authors’ main contribution in this chapter is described in the third section. Some of the techniques commented on section two will be illustrated with some actual designs, a micropower channel filter for an Ultra Low Power Bluetooth (ULPBT) receiver and a compact continuous time (CT) Sigma Delta (ΣΔ) modulator for a sensor interface powered by a passive Radio Frequency Identification (RFID) front-end

Optimizing Time Resolution Electronics for DMAPs

Depleted Monolithic Active Pixel Sensors (DMAPSs) are foreseen as an interesting choice for future high-energy physics experiments, mainly because of the reduced fabrication costs. However, they generally offer limited time resolution due to the stringent requirements of area and power consumption imposed by the targeted spatial resolution. This work describes a methodology to optimize the design of time-to-digital converter (TDC)-based timing electronics that takes advantage of the asymmetrical shape of the pulse at the output of the analog front-end (AFE). Following that methodology, a power and area efficient implementation fully compatible with the RD50-MPW3 solution is proposed. Simulation results show that the proposed solution offers a time resolution of 2.08 ns for a range of energies from 1000 e− to 20,000 e−, with minimum area and zero quiescent in-pixel power consumptio

Morichales, cananguchales y otros palmares inundables de Suramérica. Parte II: Colombia, Venezuela, Brasil, Perú, Bolivia, Paraguay, Uruguay y Argentina

El libro está dividido en cuatro partes. En la primera sección se incluye un análisis muy completo sobre el estado del conocimiento, uso y conservación de Mauritia flexuosa en Suramérica. En la segunda parte se consideran varios casos de estudio (11) sobre comunidades de plantas asociadas, demografía, polinizadores, aves y mamíferos relacionados, así como temas de manejo y ecoturismo en palmares de Mauritia flexuosa. La tercera sección incluye aportes de varios países sobre otros palmares, principalmente de Astrocaryum jauari, Butia odorata, B. paraguayensis, Copernicia alba, C. tectorum, Euterpe oleracea, Manicaria saccifera, Mauritiella aculeata y Roystonea oleracea. También se aporta información de 25 especies adicionales de palmas, incluyendo los usos, dinámica de poblaciones, biología reproductiva, florística de humedales asociados y conservación, entre otros aspectos. Por último, en la cuarta parte se dan las conclusiones y recomendaciones para la conservación de los palmares inundables en Suramérica.Bogotá, D. C

Rayas de agua dulce (Potamotrygonidae) de Suramérica. Parte II. Colombia, Brasil, Perú, Bolivia, Paraguay, Uruguay y Argentina

El libro es la continuación de una iniciativa de hace ya unos años (2012), donde varios países del área de distribución de la familia, decidieron unirse al ver como este recurso estaba disminuyendo o bien, era prácticamente desconocido. Este grupo tiene un gran impacto principalmente por su importancia como recurso pesquero ornamental, aunque también se usa como alimento, en la pesca deportiva y tiene incidencia en la salud pública. Para poder mitigar la posible sobreexplotación, surgió la necesidad de regular el comercio e intentar convertir la pesca ornamental de rayas en una actividad sostenible. Por ello, desde 2012 el IAvH junto a varios países propusieron la inclusión de varias especies al Apéndice III de Cites. Una de las limitantes de esta propuesta y por la cual no prosperó en su inicio, fue la falta de información sobre las especies.Bogotá, D. C