Conception d'un décodeur BCH (30,19,6) à entrées et sorties pondérées : Application au turbo décodage

- Cet article présente la conception d'un décodeur BCH (32,19,6) à entrées et sorties pondérées corrigeant 2 erreurs. La cible technologique choisie, circuit intégré programmable (FPGA XILINX), ainsi que sa faible complexité (20000 portes), a permis son insertion dans une maquette de turbo décodage qui autorise des mesures de taux d'erreurs de l'ordre de 10-9. Elle valide l'utilisation de turbo code produit obtenu à partir de codes BCH étendus de rendement proche de 0,5 et pour des blocs de la taille d'une cellule ATM

Conception d'un turbo décodeur de code produit

Cet article présente les derniers résultats concernant les turbo codes en blocs, obtenus à partir de codes BCH étendus. Après avoir rappelé l'algorithme itératif de décodage utilisé, nous évaluons la complexité des turbo décodeurs associés. Nous proposons des simplifications dans le calcul de la pondération et dans la mise en oeuvre de l'algorithme de Chase. Ces simplifications nous ont conduits à concevoir une maquette qui nous permettra à terme de valider complètement les nouveaux concepts liés au turbo décodage des codes produits. Cette réalisation à partir de circuits prédiffusés programmables ouvre la porte à de futures intégrations sur le silicium, plus denses et plus rapides

Influence de la quantification sur les performances des Turbo décodeurs

Les performances des turbo codes pour des faibles taux d'erreurs binaires (10-7 à 10-10) ne sont pas encore bien connues. Les tests fonctionnels de 2 circuits intégrés assurant le codage et le décodage de turbo codes ont permis de mieux appréhender leur comportement pour ces taux d'erreurs. Ce papier présente les résultats de mesures effectuées à l'aide d'un de ces circuits (turbo4). Il montre qu'une dégradation du gain de codage peut apparaître, mais qu'il est possible d'éviter cette dégradation à condition de choisir des paramètres de décodage appropriés