A quantum-resistant advanced metering infrastructure

This dissertation focuses on discussing and implementing a Quantum-Resistant Advanced Metering Infrastructure (QR-AMI) that employs quantum-resistant asymmetric and symmetric cryptographic schemes to withstand attacks from both quantum and classical computers. The proposed solution involves the integration of Quantum-Resistant Dedicated Cryptographic Modules (QR-DCMs) within Smart Meters (SMs). These QR-DCMs are designed to embed quantum-resistant cryptographic schemes suitable for AMI applications. In this sense, it investigates quantum-resistant asymmetric cryptographic schemes based on strong cryptographic principles and a lightweight approach for AMIs. In addition, it examines the practical deployment of quantum-resistant schemes in QR-AMIs. Two candidates from the National Institute of Standards and Technology (NIST) post-quantum cryptography (PQC) standardization process, FrodoKEM and CRYSTALS-Kyber, are assessed due to their adherence to strong cryptographic principles and lightweight approach. The feasibility of embedding these schemes within QRDCMs in an AMI context is evaluated through software implementations on low-cost hardware, such as microcontroller and processor, and hardware/software co-design implementations using System-on-a-Chip (SoC) devices with Field-Programmable Gate Array (FPGA) components. Experimental results show that the execution time for FrodoKEM and CRYSTALS-Kyber schemes on SoC FPGA devices is at least one-third faster than software implementations. Furthermore, the achieved execution time and resource usage demonstrate the viability of these schemes for AMI applications. The CRYSTALS-Kyber scheme appears to be a superior choice in all scenarios, except when strong cryptographic primitives are necessitated, at least theoretically. Due to the lack of off-the-shelf SMs supporting quantum-resistant asymmetric cryptographic schemes, a QRDCM embedding quantum-resistant scheme is implemented and evaluated. Regarding hardware selection for QR-DCMs, microcontrollers are preferable in situations requiring reduced processing power, while SoC FPGA devices are better suited for those demanding high processing power. The resource usage and execution time outcomes demonstrate the feasibility of implementing AMI based on QR-DCMs (i.e., QR-AMI) using microcontrollers or SoC FPGA devices.Esta tese de doutorado foca na discussão e implementação de uma Infraestrutura de Medição Avançada com Resistência Quântica (do inglês, Quantum-Resistant Advanced Metering Infrastructure - QR-AMI), que emprega esquemas criptográficos assimétricos e simétricos com resistência quântica para suportar ataques proveniente tanto de computadores quânticos, como clássicos. A solução proposta envolve a integração de um Módulo Criptográfico Dedicado com Resistência Quântica (do inglês, Quantum-Resistant Dedicated Cryptographic Modules - QR-DCMs) com Medidores Inteligentes (do inglês, Smart Meter - SM). Os QR-DCMs são projetados para embarcar esquemas criptográficos com resistência quântica adequados para aplicação em AMI. Nesse sentido, é investigado esquemas criptográficos assimétricos com resistência quântica baseado em fortes princípios criptográficos e abordagem com baixo uso de recursos para AMIs. Além disso, é analisado a implantação prática de um esquema com resistência quântica em QR-AMIs. Dois candidatos do processo de padronização da criptografia pós-quântica (do inglês, post-quantum cryptography - PQC) do Instituto Nacional de Padrões e Tecnologia (do inglês, National Institute of Standards and Technology - NIST), FrodoKEM e CRYSTALS-Kyber, são avaliados devido à adesão a fortes princípios criptográficos e abordagem com baixo uso de recursos. A viabilidade de embarcar esses esquemas em QR-DCMs em um contexto de AMI é avaliado por meio de implementação em software em hardwares de baixo custo, como um microcontrolador e processador, e implementações conjunta hardware/software usando um sistema em um chip (do inglês, System-on-a-Chip - SoC) com Arranjo de Porta Programável em Campo (do inglês, Field-Programmable Gate Array - FPGA). Resultados experimentais mostram que o tempo de execução para os esquemas FrodoKEM e CRYSTALSKyber em dispositivos SoC FPGA é, ao menos, um terço mais rápido que implementações em software. Além disso, os tempos de execuções atingidos e o uso de recursos demonstram a viabilidade desses esquemas para aplicações em AMI. O esquema CRYSTALS-Kyber parece ser uma escolha superior em todos os cenários, exceto quando fortes primitivas criptográficas são necessárias, ao menos teoricamente. Devido à falta de SMs no mercado que suportem esquemas criptográficos assimétricos com resistência quântica, um QR-DCM embarcando esquemas com resistência quântica é implementado e avaliado. Quanto à escolha do hardware para os QR-DCMs, microcontroladores são preferíveis em situações que requerem poder de processamento reduzido, enquanto dispositivos SoC FPGA são mais adequados para quando é demandado maior poder de processamento. O uso de recurso e o resultado do tempo de execução demonstram a viabilidade da implementação de AMI baseada em QR-DCMs, ou seja, uma QR-AMI, usando microcontroladores e dispositivos SoC FPGA

A prototype of a narrowband hybrid PLC/Wireless transceiver

This thesis focuses on a prototype of the so-called narrowband (NB) hybrid power line communication (PLC)/Wireless transceiver, which jointly uses power line and wireless channels, in parallel, for data communication related to smart grid (SG) and Internet of Things (IoT) applications. To build the prototype, it is introduced an enhanced and adapted version of the IEEE 1901.2 Standard to implement the medium access control (MAC) sublayer and the physical (PHY) layer to transmit data through both channels. The enhancement is based on the use of the Hilbert transform to recover the quadrature information from both channels, enabling to estimate the frequency deviation between the transmitter and receiver’s clocks. One adaptation in the IEEE 1901.2 Standard is the introduction of a routing protocol, which enables the transceivers to communication with nodes two hops or farther from each other. The other adaptation is the implementation of a packet error correction technique at the link layer level, which combines packets with errors received from PLC and wireless media and correct them, under certain constraint. Moreover, relevant is the fact that the NB hybrid PLC/Wireless transceiver is compatible with the NB PLC transceiver based on the IEEE 1901.2 Standard. The NB hybrid PLC/Wireless transceiver prototype is implemented in a field-programmable gate array (FPGA) device and details about the implementation, using a hardware description language (HDL), are provided, highlighting the pursuit of hardware resource savings. Numeric results discuss the time analysis of the packet error correction technique, calculating its maximum capacity of correction taking into account the IEEE 1901.2 Standard time constraints. Furthermore, a PHY layer data-rate analysis shows that the implementation agree with the IEEE 1901.2 Standard and can perfectly satisfy the needs of SG and IoT applications. In addition, the hardware resource usage and power consumption analysis show that the NB hybrid PLC/Wireless transceiver prototype demands less than one and a half times the hardware resource usage and power consumption of the NB PLC transceiver prototype.Esta dissertação descreve o protótipo de um transceptor banda estreita (narrowband - NB) hybrid power line communication (PLC)/Wireless (NB hybrid PLC/Wireless), o qual utiliza a rede de energia elétrica e o ar, em paralelo, para transmissão de dados, visando aplicações de redes inteligentes (smart grid - SG) e Internet das Coisas (Internet of Things - IoT). Nesse protótipo é introduzida uma versão aprimorada e adaptada do padrão IEEE 1901.2, contemplando a subcamada de controle de acesso ao meio (medium access control - MAC) e da camada física (physical - PHY) para transmissão de dados por ambos os meios de comunicação. O aprimoramento é baseado no uso da transformada de Hilbert para a recuperação da informação em quadratura em ambos os canais, possibilitando a estimação do desvio de frequência entre os clocks do transmissor e do receptor. Uma das adaptações no padrão IEEE 1901.2 é a introdução do protocolo de roteamento, o qual possibilita o transceptor a se comunicar com nós a dois ou mais saltos de distância entre eles. A outra adaptação é a implementação de uma técnica de correção de pacotes com erro a nível de camada de enlace, a qual combina os pacotes com erros recebidos pelas interfaces PLC e/ou wireless e corrige-os, dentro de uma certa capacidade. Importante ressaltar que o transceptor NB hybrid PLC/Wireless é capaz de interoperar com o transceptor NB PLC baseados no padrão IEEE 1901.2. O protótipo do transceptor NB hybrid PLC/Wireless é implementado usando um dispositivo field-programmable gate array (FPGA) usando uma linguagem descritiva de hardware (hardware description language - HDL), buscando-se a economia de recursos de hardware. Os resultados numéricos discutem o tempo necessário para execução da técnica de correção de pacotes com erros, levando em consideração as restrições de tempo do padrão IEEE 1901.2. Além disso, uma análise de taxa de dados na camada PHY mostra que a implementação está de acordo com o padrão IEEE 1901.2 e pode perfeitamente satisfazer as necessidades de aplicações para SG e IoT. Ademais, a análise do uso de recursos de hardware e do consumo de energia mostram que o protótipo do transceptor NB hybrid PLC/Wireless demanda menos que uma vez e meia os recursos de hardware e o consumo de energia do protótipo do transceptor NB PLC

A System-on-a-Chip Implementation of a Post-Quantum Cryptography Scheme for Smart Meter Data Communications

The security of Smart Meter (SM) systems will be a challenge in the era of quantum computing because a quantum computer might exploit characteristics of well-established cryptographic schemes to reach a successful security breach. From a practical perspective, this paper focuses on the feasibility of implementing a quantum-secure lattice-based key encapsulation mechanism in a SM, hardware-constrained equipment. In this regard, the post-quantum cryptography (PQC) scheme, FrodoKEM, an alternate candidate for the National Institute for Standards and Technology (NIST) post-quantum standardization process, is implemented using a System-on-a-Chip (SoC) device in which the Field Programmable Gate Array (FPGA) component is exploited to accelerate the most time-consuming routines in this scheme. Experimental results show that the execution time to run the FrodoKEM scheme in an SoC device reduces to one-third of that obtained by the benchmark implementation (i.e., the software implementation). Also, the attained execution time and hardware resource usage of this SoC-based implementation of the FrodoKEM scheme show that lattice-based cryptography may fit into SM equipment