Systolic Ring: A new approach for dynamical reconfigurable architectures

Motivated by the growing requirements in performances which the current architectures will not soon be able any more to face, this article presents a new approach for the design of digital signal processing IC. Having expressed the problem, we underline the respective limitations of the classic structures such as processors and FPGA, and we present hybrid architecture of these two families presenting a level of unprecedented performances. We detail the principles of dynamical reconfiguration on which our architecture is based, then present comparative results on a well known multimedia applications algorithm (DCT algorithm). Finally we describe the results obtained by fast prototyping and the current works concerning the problems of compilation targeting of our architecture.Motivé par les exigences grandissantes en puissance de traitement auxquelles les architectures actuelles ne seront bientôt plus à même de faire face, cet article présente une nouvelle approche pour la réalisation de circuits à caractère traitement du signal. Après avoir énoncé le problème, nous soulignerons les limitations respectives des structures classiques telles que processeurs et FPGA, et présenterons une architecture hybride de ces deux familles affichant un niveau de performances sans précédent. Nous détaillerons les principes de reconfiguration dynamique sur lesquels notre architecture est basée, puis présenterons des résultats comparatifs sur un algorithme caractéristique des applications multimédia (DCT). Enfin nous exposerons les résultats obtenus par prototypage de la structure ainsi que les travaux en cours concernant les problématiques de compilation ciblant notre architecture

Synthèse, Simulation, Placement et Routage d'n Circuit

Université de Rennes INational audienc

Dynamic Hardware Multiplexing for Coarse Grain Reconfigurable Architectures

International audienc

Gestion Matérielle du Parallélisme pour les Architectures Reconfigurables à Grain Epais

National audienc

A RTR Hardware Controller for DSP Kernel Scheduling in Coarse Grain Reconfigurable Architecture

International audienc

Automatic Task Scheduling/Loop Unrolling Using Dedicated RTR Controllers in Coarse Grain Recongigurable Architectures

International audienc

Méthode de caractérisation des architectures d'accélérateurs flexibles pour systèmes sur puce

National audienc