55 research outputs found
A Defect-tolerant Cluster in a Mesh SRAM-based FPGA
International audienceIn this paper, we propose the implementation of multiple defect-tolerant techniques on an SRAM-based FPGA. These techniques include redundancy at both the logic block and intra-cluster interconnect. In the logic block, redundancy is implemented at the multiplexer level. Its efficiency is analyzed by injecting a single defect at the output of a multiplexer, considering all possible locations and input combinations. While at the interconnect level, fine grain redundancy is introduced which not only bypasses defects but also increases routability. Taking advantage of the sparse intra-cluster interconnect structures, routability is further improved by efficient distribution of feedback paths allowing more flexibility in the connections among logic blocks. Emulation results show a significant improvement of about 15% and 34% in the robustness of logic block and intra-cluster interconnect respectively. Furthermore, the impact of these hardening schemes on the testability of the FPGA cluster for manufacturing defects is also investigated in terms of maximum achievable fault coverage and the respective cost
Contributions au test, à la tolérance aux fautes et au calcul approché des systèmes sur puce
The growing increase in integration density has enabled the design of connected embedded systems with high computing performance and low power consumption. Applications taking advantage of these characteristics, with the advent of the Internet, have been rapidly democratized and have had a major societal impact: smartphones and social networks for example. This constant integration has allowed great progress in terms of performance but had also required increased attention to everything related to the quality and reliability of the manufactured circuits, especially for circuits targeting critical applications (e.g., aerospace, automotive, health).Densification exposes the circuit to more defects, defects that can appear at the time of manufacture or later when the circuit is in its final environment. To compensate for this, the techniques for testing circuits have had to evolve and adapt to allow the developments we have experienced. With the growth of defect density and the need for reliability, there was also a growing demand for integrating fault-tolerant mechanisms.In this presentation, I will overview my research contributions focused on the testing of large-scale circuits (production test and in the field test) and on the tolerance to all kinds of defects that may occur during or after circuit manufacture (such as Single Event Errors (SEE) and defects due to aging). As a summary, I will present the following contributions:- IPs and System on a Chip (SoC) testing using Software Based Self-Test (SBST) techniques- A hardware/software framework enabling the online monitoring of manycore SoCs.- 2D and 3D Network On Chip (NoC) testing and fault tolerance.- Test of a new hierarchical FPGA architecture.- Approaches to design more power efficient circuits using the approximate computing paradigm.L'augmentation croissante de la densité d'intégration a permis de concevoir des systèmes embarqués connectés à haute performance de calcul et à faible consommation d'énergie. Les applications tirant parti de ces caractéristiques, avec l'avènement d'Internet, se sont rapidement démocratisées et ont eu un impact sociétal majeur : smartphones et réseaux sociaux par exemple. Cette intégration constante a permis de grands progrès en termes de performances mais a également nécessité une attention accrue pour tout ce qui concerne la qualité et la fiabilité des circuits fabriqués, en particulier pour les circuits visant des applications critiques (par exemple, aérospatiale, automobile, santé).La densification expose le circuit à davantage de défauts, défauts qui peuvent apparaître au moment de la fabrication ou plus tard lorsque le circuit se trouve dans son environnement final. Pour compenser cela, les techniques de test des circuits ont dû évoluer et s'adapter pour permettre les développements que nous avons connus. Avec l'augmentation de la densité de défauts et le besoin de fiabilité, il y a également eu une demande croissante d'intégration de mécanismes de tolérance aux fautes.Dans cette présentation, je ferai un tour d'horizon de mes contributions de recherche axées sur le test de circuits à grande échelle (test de production et test du circuit dans son environnement) et sur la tolérance à tous types de défauts qui peuvent survenir pendant ou après la fabrication du circuit. En guise de résumé, je présenterai les contributions suivantes :- Tests d'IPs et de systèmes sur puce (SoC) en utilisant des techniques d'auto-test basé sur le logiciel (SBST).- Plateforme matérielle/logicielle permettant la surveillance en ligne de SoCs massivement multi-processeurs.- Test et tolérance aux pannes de réseaux sur puce (NoC) 2D et 3D- Test d'une nouvelle architecture FPGA hiérarchique.- Approches pour concevoir des circuits plus économes en énergie en utilisant le paradigme du calcul approché
Contributions au test, à la tolérance aux fautes et au calcul approché des systèmes sur puce
The growing increase in integration density has enabled the design of connected embedded systems with high computing performance and low power consumption. Applications taking advantage of these characteristics, with the advent of the Internet, have been rapidly democratized and have had a major societal impact: smartphones and social networks for example. This constant integration has allowed great progress in terms of performance but had also required increased attention to everything related to the quality and reliability of the manufactured circuits, especially for circuits targeting critical applications (e.g., aerospace, automotive, health).Densification exposes the circuit to more defects, defects that can appear at the time of manufacture or later when the circuit is in its final environment. To compensate for this, the techniques for testing circuits have had to evolve and adapt to allow the developments we have experienced. With the growth of defect density and the need for reliability, there was also a growing demand for integrating fault-tolerant mechanisms.In this presentation, I will overview my research contributions focused on the testing of large-scale circuits (production test and in the field test) and on the tolerance to all kinds of defects that may occur during or after circuit manufacture (such as Single Event Errors (SEE) and defects due to aging). As a summary, I will present the following contributions:- IPs and System on a Chip (SoC) testing using Software Based Self-Test (SBST) techniques- A hardware/software framework enabling the online monitoring of manycore SoCs.- 2D and 3D Network On Chip (NoC) testing and fault tolerance.- Test of a new hierarchical FPGA architecture.- Approaches to design more power efficient circuits using the approximate computing paradigm.L'augmentation croissante de la densité d'intégration a permis de concevoir des systèmes embarqués connectés à haute performance de calcul et à faible consommation d'énergie. Les applications tirant parti de ces caractéristiques, avec l'avènement d'Internet, se sont rapidement démocratisées et ont eu un impact sociétal majeur : smartphones et réseaux sociaux par exemple. Cette intégration constante a permis de grands progrès en termes de performances mais a également nécessité une attention accrue pour tout ce qui concerne la qualité et la fiabilité des circuits fabriqués, en particulier pour les circuits visant des applications critiques (par exemple, aérospatiale, automobile, santé).La densification expose le circuit à davantage de défauts, défauts qui peuvent apparaître au moment de la fabrication ou plus tard lorsque le circuit se trouve dans son environnement final. Pour compenser cela, les techniques de test des circuits ont dû évoluer et s'adapter pour permettre les développements que nous avons connus. Avec l'augmentation de la densité de défauts et le besoin de fiabilité, il y a également eu une demande croissante d'intégration de mécanismes de tolérance aux fautes.Dans cette présentation, je ferai un tour d'horizon de mes contributions de recherche axées sur le test de circuits à grande échelle (test de production et test du circuit dans son environnement) et sur la tolérance à tous types de défauts qui peuvent survenir pendant ou après la fabrication du circuit. En guise de résumé, je présenterai les contributions suivantes :- Tests d'IPs et de systèmes sur puce (SoC) en utilisant des techniques d'auto-test basé sur le logiciel (SBST).- Plateforme matérielle/logicielle permettant la surveillance en ligne de SoCs massivement multi-processeurs.- Test et tolérance aux pannes de réseaux sur puce (NoC) 2D et 3D- Test d'une nouvelle architecture FPGA hiérarchique.- Approches pour concevoir des circuits plus économes en énergie en utilisant le paradigme du calcul approché
Testing TAPed Cores and Wrapped Cores With The Same Test Access
This paper describes a way of testing both wrapped cores and TAPed cores within a System On a Chip (SoC) with the same Test Access Mechanism (TAM). The TAM's architecture, which is dynamically reconfigurable, scalable and flexible, is named CAS-BUS and have a central controller. All the cores can be tested this way in the same session through a modified Boundary Scan Test Access Port
Teaching Hardware/Software co-design using Rocket Chip
International audienc
Conception en vue du test de systèmes intégrés sur silicium (SoC)
PARIS-BIUSJ-Thèses (751052125) / SudocPARIS-BIUSJ-Mathématiques rech (751052111) / SudocSudocFranceF
Test des circuits intégrés numériques - Notions de base et évolutions
International audienceTest des circuits intégrés numériques - Notions de base et évolutionsLa production de circuits intégrés nécessite un grand nombre d'étapes de fabrication, et cela à des échelles nanométriques. Ces procédés n'étant pas parfaits, le test en fin de fabrication a pour vocation de détecter tous les défauts ayant pu apparaître, avant distribution aux clients. Cet article a pour objectif de présenter les concepts de base, et les méthodes et outils utilisés pour discriminer les circuits avec et sans défauts. Il décrit les types de test, les modèles associés aux défauts physiques et les techniques de génération de vecteurs de test. Il est également fait mention des différentes problématiques rencontrées suite à la miniaturisation continue de la taille des transistors et de leurs impacts sur la qualité de la production sont soulignés.Test of integrated digital circuits - Basic notions and evolutionsProduction of integrated circuits requires a large number of manufacturing steps at nanometric scale. Processes are not perfect so the test at the end of manufacturing aims at detecting all potential defects, before distribution to customers. This article presents the basic concepts, the methods and tools used to discriminate circuits with and without defects. It describes the types of tests, the models associated to physical defects and test vector generation techniques. The problems due to continuous transistor size reduction are also mentioned and their impact on the production quality are underlined.</p
Test des circuits intégrés numériques - Conception orientée testabilité
International audienceLe test des circuits intégrés numériques consiste à détecter en production tous les défauts qui peuvent apparaître pendant ou après la fabrication. Pour y parvenir, il faut s’assurer très tôt, dès la phase de conception, que le circuit possède les caractéristiques requises. Cet article définit les critères de testabilité d’un circuit et expose les différentes techniques de conception en vue du test qui sont mises en œuvre dans l’industrie pour atteindre ces critères. Les techniques et les méthodes décrites s’adressent à tous les niveaux hiérarchiques, du bloc élémentaire au système sur puce en trois dimensions, jusqu'au test des systèmes sur carte.</p
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