Framework de síntese de sistemas digitais em alto nível de abstração para emprego em ferramentas CAD

The development of digital systems requires an extreme attention by the circuit designer due to the different abstraction domains that the same system could be; therefore, the difficulty of building a circuit might be higher primarily because a schematic in a high level of abstraction has to be modeled, and just then, from the constructed component, the system can be implemented into a low level language. According to the top down methodology, this process of translating a circuit from a level of abstraction to another is called synthesis. This project brings up a framework that is able to translate schematics of digital systems built on the CAD tool Logisim, into implementations at the hardware level. The set of tests applied on 41 different circuits models have shown that the tool ellaborated works and it is effective, ensuring the desired output.A modelagem de sistemas digitais exige que o designer de circuitos atente-se á adequação de um projeto aos demais domínios de abstração. Logo, o nível de dificuldade de construção de um circuito pode-se tornar um tanto quanto elevado, já que deve-se elaborar um modelo esquemático em um alto nível de abstração para depois então, `a partir do diagrama construído, implementar o sistema em uma linguagem de baixo nível. De acordo com a metodologia top down, esse processo de mudança de um sistema digital de um nível de abstração para outro nível mais baixo é denominado síntese. Este projeto oferece um framework capaz de realizar a tradução de modelos esquemáticos de circuitos lógicos produzidos através da ferramenta CAD Logisim para implementações a nível de descrição de hardware. Os testes executados em 41 modelos de circuitos mostraram que a ferramenta é confiável e cumpre de forma eficaz o seu propósito

VHDL based design methodology for hierarchy and component re-use

International audienceThis paper presents a VHDL specification methodology aimed to extend structured design methodologies to the behavioral level. The goal is to develop VHDL modeling strategies in order to master the design and analysis of large and complex systems. Structured design methodologies are combined with AMICAL, a VHDL based behavioral synthesis tool, in order to allow hierarchical design and component re-use