Генерирование адресных последовательностей с заданной переключательной активностью и повторяемостью адресов

Решается задача разработки методологии генерирования адресных последовательностей с заданной переключательной активностью и повторяемостью адресов, широко используемых при тестировании современных вычислительных систем. Актуальность данной задачи заключается в том, что основной характеристикой различия для адресных последовательностей является переключательная активность как отдельных битов адресов, так и их последовательностей

Генерирование адресных последовательностей с заданной переключательной активностью и повторяемостью адресов

Objectives. The problem of developing a methodology for generating address sequences with a given switching activity and repeatability of addresses widely used in testing modern computing systems is being solved. The relevance of this problem lies in the fact that the main characteristic of the difference and their effectiveness for address sequences is the switching activity of both individual address bits and their sequences.Methods. Presented results are based on a universal method for generating quasi-random Sobol sequences, which are effectively used to generate targeted test sequences. As an initial mathematical model, a modification of the indicated generation method proposed by Antonov and Saleev is used. The main idea of proposed approach is based on the use of rectangular (m + k) × m generating matrices V of arbitrary rank r to generate address sequences.Results. The main properties of sequences generated in accordance with the new mathematical model are determined. A number of statements are given that substantiate the requirements for generator matrices to ensure the maximum period of generated sequences and the multiplicity of repetition of used addresses. The problem of synthesizing the sequences with given values of switching activity F(A) and F(ai) is solved. It is shown that in order to find a generating matrix for generating such sequences, it is necessary to solve the problem of decomposing an integer into terms. This decomposition represents the value of switching activity in the (m + k)-ary mixed number system, in which the weights of the digits are represented as powers of two from 20 to 2m+k-1, and the values of the digits w(vi) lie in the range from 0 to m+k-1. On the basis of proposed restrictions, the notion of an integer decomposition diagram similar to the Young diagram is introduced, and the operation of its modification is defined.Conclusion. The proposed mathematical model expands the possibilities of generating test address sequences with the required values of switching activity of both test sets and their individual bits. The use of generating matrices of non-maximal rank makes it possible to formalize the method of generating address sequences with even repetition of addresses.Цели. Решается задача разработки методологии генерирования адресных последовательностей с заданной переключательной активностью и повторяемостью адресов, широко используемых при тестировании современных вычислительных систем. Актуальность данной задачи заключается в том, что основной характеристикой различия для адресных последовательностей является переключательная активность как отдельных битов адресов, так и их последовательностей.Методы. Представленные результаты основаны на универсальном методе генерирования квазислучайных последовательностей Соболя, эффективно используемых для формирования адресных тестовых последовательностей. В качестве исходной математической модели используется модификация указанного метода генерирования, предложенная Антоновым и Салеевым. Главная идея подхода, предлагаемого в настоящей работе, основана на применении для генерирования адресных последовательностей прямоугольных (m + k) × m порождающих матриц V произвольного ранга r.Результаты. Определены основные свойства последовательностей, генерируемых в соответствии с новой математической моделью. Приведен ряд утверждений, обосновывающих требования к порождающим матрицам для обеспечения максимального периода формируемых последовательностей и кратности повторяемости используемых в них адресов. Решена задача синтеза последовательностей с заданными величинами переключательной активности F(A) и F(ai). Показано, что для нахождения порождающей матрицы для генерирования таких последовательностей необходимо решить задачу разложения целого числа на слагаемые. Такое разложение представляет собой величину переключательной активности в (m+k)-ичной смешанной системе счисления, в которой веса разрядов представлены в виде степеней двойки от 20 до 2m+k-1, а значения цифр w(vi) лежат в диапазоне от 0 до m+k-1. На основе предлагаемых ограничений введено понятие диаграммы разложения целого числа, аналогичное диаграмме Юнга, и определена операция ее модификации.Заключение. Предложенная математическая модель расширяет возможности генерирования тестовых адресных последовательностей с требуемыми значениями переключательной активности как тестовых наборов, так и их отдельных разрядов. Применение порождающих матриц не максимального ранга дает возможность формализации метода генерирования адресных последовательностей с четным повторением адресов

ВСТРОЕННАЯ АППАРАТУРА НЕРАЗРУШАЮЩЕГО САМОТЕСТИРОВАНИЯ ДЛЯ СХЕМ ОЗУ НА ОСНОВЕ ЛОКАЛЬНО-СИММЕТРИЧНЫХ ТЕСТОВ

Дается сравнительный анализ нескольких схем встроенной аппаратуры самотестирования оперативных запоминающих устройств (ВАСТ ОЗУ). Рассмотренные ВАСТ ОЗУ отличаются сложностью реализуемых тестов, количеством использованных сигнатурных анализаторов и количеством обнаруживаемых неисправностей. Предлагается алгоритм поиска минимального количества сигнатурных анализаторов, необходимых для реализации новых локально-симметричных тестов в виде ВАСТ ОЗУ, и генерации последовательности их использования

ТЕСТИРОВАНИЕ ОЗУ НА ОСНОВЕ АДАПТИВНОГО СЖАТИЯ ВЫХОДНЫХ ДАННЫХ

Предлагается новая концепция неразрушающего тестирования оперативных запоминающих устройств (ОЗУ) на базе адаптивного сжатия выходных данных. Данная концепция основывается на использовании характеристики ОЗУ на базе адаптивного сжатия выходных данных, получаемой путем суммирования по модулю два всех адресов ячеек памяти, которые содержат единичные значения. Показывается, что эта характеристика может быть использована в качестве эталонной сигнатуры при тестировании ОЗУ. Рассматриваются основные свойства предлагаемых новых неразрушающих тестов, основанных на применении адаптивного сжатия выходных данных

Symmetric Transparent BIST for RAMs

The paper introduces the new concept of symmetric transparent BIST for RAMs. This concept allows to skip the signature prediction phase of conventional transparent BIST approaches and therefore yields a significant reduction of test time. The hardware cost and the fault coverage of the new scheme remain comparable to that of a traditional transparent BIST scheme. In many cases, experimental studies even show a higher fault coverage obtained in shorter test time

Symmetric Transparent BIST for RAMs

The paper introduces the new concept of symmetric transparent BIST for RAMs. This concept allows to skip the signature prediction phase of conventional transparent BIST approaches and therefore yields a significant reduction of test time. The hardware cost and the fault coverage of the new scheme remain comparable to that of a traditional transparent BIST scheme. In many cases, experimental studies even show a higher fault coverage obtained in shorter test time

Online Testing of Word-oriented RAMs by an Accumulator-based Compaction Scheme in Symmetric Transparent Built-In Self Test (BIST)

Abstract-The paper presents a new approach to symmetric transparent Built-in self test (BIST) for word-oriented RAMs. Transparent built-in self test (BIST) schemes for RAM modules assure the preservation of the memory contents during periodic testing. The proposed concept allows to Skip the signature prediction phase required in traditional transparent BIST schemes, achieving considerable reduction in test time. In this paper the utilization of accumulator modules for output data compaction in symmetric transparent BIST for RAMs is proposed. It has been simulated & synthesized with Xilinx Spartan 3E based xc3s500e FPGA device. It is shown that in this way the hardware overhead, the complexity of the controller and the aliasing probability are considerably reduced